Gatterschaltung mit MOS-Transistoren

Die vorliegende Erfindung betrifft eine Gatterschaltung mit MOS-Transistoren .

Aus der Bipolartechnologie sind sogenannte Open-Collector- Gatterschaltungen bekannt. Sie zeichnen sich gegenüber den sonstigen üblichen Gatterschaltungen aus durch unkomplizierten elektrischen Aufbau, problemlose Ausgestaltungsmöglichkeiten sowie hohen Fan-Out (Maß dafür, wie viele Eingänge anderer Bausteine an einen Ausgang anschließbar sine).

Auf dem Gebiet der MOS-Technologie ist bis heue keine entspre¬ chend einfache Gatterschaltung bekannt. Aufgabe der vorliegen¬ den Erfindung ist es, eine gattungsgemä-ße Schaltung zu schaffen, die integrierbar ist, einen möglichst einfachen Aufbau aufweist und möglichst vielseitig einsetzbar ist.

Diese Aufgabe wird bei einer gattungsgemäßer. Schaltung gelöst durch die kennzeichnenden Merkmale des Patentanspruches 1. Vor¬ teilhafte Aus- und Weiterbildungen sind in Unteransprüchen ge- kennzeichnet.

Die Erfindung wird im folgenden anhand der FIG näher erläutert.

Die FIG 1 bis 6 zeigen beispielshaf t verschiedene vorteilhafte

Ausführungsformen der Erfindung; die FIG 7 und 8 zeigen mögliche Aus führungs formen von zugehöri¬ gen Diskriminatorschaltungen .

Die Auä führungs form nach FIG 1 zeigt die erfindungsgemäße Gat¬ terschaltung mit m Eingängen II bis Im. Jeder Eingang II bis Im ist über einen Transfertransistor Tl bis Tm mit einer gemeinsa¬ men Leitung L verbunden. Sämtliche Transfertransistoren Tl bis Tm sind an ihrem Gate mit einem Transf erpoteπt ial TPot verbunden.

Der Wert des Transferpotentials TPot liegt zwischen dem Wert eines ersten Versorgungspotentials VDD und einem Wert, der gleich Ist der halben Potentialdifferenz zwischen dem ersten Versorgungspotential VDD und einem zweiten Versorgungspoten- tial VSS. Die gemeinsame Le-itung L ist unter Ausnützung der ihr eigenen parasitären Kapazitäten über eine Vorladeeinrichtung PC auf das erste Potential VDD vor ladbar . Die gemeinsame Leitung L ist außerdem mit einer Diskriminatorschaltung D verbunden. Diese dient der Detektierung des elektrischen Zustandes der ge einsa- men Leitung L. Der Ausgang der Diskriminatorschaltung D bildet den Ausgang 0 der gesamten Gatterschaltung.

In der Ausführungsform nach FIG I enthält die Vorladeeinrich¬ tung PC eine Flip-Flop-Schaltung FF, vorzugsweise eine RS-Flip- Flop-Schaltung. Deren Ausgang Q ist schaltbar (Transistor T) mit der gemeinsamen Leitung L verbunden. Mittels eines Taktsig¬ nales 0, das am Gate des Transistors T anliegt, ist somit das Vorladen der gemeinsamen Leitung L auf das erste Versorgungspo¬ tential VDD steuerbar.

Die Arbeitsweise der erfindungsgemäßen Gatterschaltung wird im folgenden kurz erläutert, wobei sogenannte "positive Logik" (log. 1 entspricht "high") angenommen wird. Anhand dieser Anga¬ ben ist der Fachmann in der Lage, auch die sogenannte "negative Logik" (log. 1 entspricht "low") auf die e findungsgemäße Gat¬ terschaltung anzuwenden. Zunächst wird in einer Vorladephase die gemeinsame Leitung L auf das erste Versorgungspotential (in der Aus führungs form nach FIG 1: VDD) vorgeladen. Dazu wird der Ausgang Q des Flip-Flops FF gesetzt. Das Taktsignal 0 schal tet anschließend, noch in der Vorladephase, den Transistor T leitend, wodurch das Vorladen selbst durchgeführt wird. An¬ schließend sperrt das Taktsignal 0 den Transistor T wieder.

In der Aus führungs orm nach FIG 2 enthält die Vorladeeinrich- tung einen Schalttransistor, der sourcemäßig direkt mit dem ersten Versorgungspotential VDD verbunden ist. Dessen Gate ist wiederum mit dem Taktsignal _0 verbunden. Diese Aus führungs fern:

funktioniert im Prinzip genauso wie die oben beschriebene Aus¬ führungsform mi Flip-Flop FF und Transistor T.

Bekanntlich weist jede elektrische Leitung unabhängig davon, ob sie in eine integrierte Schaltung integriert ist oder nicht, eine gewisse Eigenkapazität auf, die durch Designmaßnahmen (z.B. Länge, Breite, Dicke) beeinflußbar ist. Diese Eigenkapa¬ zität ermöglicht nach der Vorladephase, daß die gemeinsame Lei¬ tung L auf das erste Versorgungspotential VDD für einen bestimm- ten Mindestzeitraum t (t ist abhängig von technologiebedingt nicht vermeidbaren Leckströmen) vorgeladen bleibt. In Weiter¬ bildung der Erfindung ist es gemäß FIG 2 möglich, diese kapazi¬ tiv bedingte Eigenschaft der gemeinsamen Leitung L durch expli¬ zite Ankopplung einer Kapazität CL an die gemeinsame Leitung L zu unterstützen. Die freie Elektrode der Kapazität CL ist dabei entweder fest oder schaltbar mit dem zweiten Versorgungspoten¬ tial VSS verbunden.

Liegt nun an sämtlichen Eingängen II bis Im eine log. 1 an (= erstes Versorgungspotential VDD), so sperren sämtliche Trans ertransistcren Tl bis Tm, da sowohl an Source wie auch an Drain eines jeden Transfertransistors Tl bis Tm ein Poten¬ tial anliegt, das größer ist als das am Gate anliegende Trans¬ ferpotential TPot (Annahme: die Transfertransistoren seien vom n-Kanal-Leitungstyp) .

Die gemeinsame Leitung L bleibt somit auf den Wert des ersten Versorgungspotentials VDD vorgeladen. Die angeschlossene Dis¬ kriminatorschaltung D erkennt dies und gibt am Ausgang 0 ein entsprechendes Signal ab, beispielsweise vom Wert des zweiten Versorgungspotentials VSS. Liegt jedoch an mindestens einem der Eingänge II bis Im (beispielsweise am Eingang Ii) eine log. (5 an (= zweites Versorgungspotential VSS), so leitet der diesem Eingang zugehörige Transfertransistor (im Beispiel: Ti). Dami kann über ciesen _^ Transfertransistcr Ti Ladung von der ge¬ meinsamen Leitung L auf den betroffenen Eingang Ii abfließen. Die gemeinsame Leitung L wird somit potentialmäßig in Richtung log. G gezogen. Dies geschieht solange, bis diejenigen Transfer-

transistoren Tl bis Tm zu leiten beginnen, deren zugehörige Eingänge II bis Im auf log. 1 liegen. Es stellt sich dadurch ein Gleichgewicht ein bei etwa TPot - Vth (Vth: Schwellspan¬ nung der Transfertransistoren Tl bis Tm) . Die Diskriminator- Schaltung D erkennt dies und setzt den Ausgang 0 entsprechend auf das erste Versorgungspotential VDD. Bei dem bislang ge¬ schilderten Beispiel arbeitet die gesamte Gatterschaltung als NAND-Gatter.

Es ist vorteilhaft, wenn die Diskriminatorschaltung D eine CMOS-Inverterschaltung enthält, die zwischen den beiden Ver¬ sorgungspotentialen VDD und VSS angeordnet ist und die so di¬ mensioniert ist, daß ihr Umschaltpunkt zwischen dem Wert des Transferpotentials TPot und dem des ersten Versorgungspoten- tials VDD (Betrieb als AND- bzw. NAND-Gatter) bzw. dem des ersten Versorgungspotentials VSS (Betrieb als OR- bzw. N0R- Gatter; wird noch beschrieben) liegt. Diese Dimensionierung kann in einer vorteilhaften Ausführungsform dadurch erreicht sein, daß bei angenommener gleicher Kanallänge der Transistoren der CMOS-Inverter-Schaltung derjenige dieser Transistoren, der sourcemäßig mit dem ersten Versorgungspotential VDD (bzw. VSS im Falle des Betriebes als OR-/NOR-Gatter) verbunden ist, eine Kanalweite aufweist, die 10 bis 20 mal so groß ist wie die Ka¬ nallänge des anderen Transistors, der sourcemäßig mit dem zwei- ten Versorgungspotential VSS (bzw. VDD) verbunden ist.

In der speziellen Ausführungsform nach FIG 7 ist der CMOS-Inver¬ terschaltung der eigentlichen Diskriminatorschaltung D eine weitere Inverterschaltung nachgeschaltet mit einem zum Ausgang 0 komplementären Ausgang Ö ^" . Mit dieser Ausführungsform ist es mög¬ lich, die erfindungsgemäße Gatterschaltung sowohl als AND- wie auch als NAND-Schaltung zu betreiben und auch, wie nachstehend noch feeschrieben, als 0R- oder NOR-Schaltung.

Der Schalttransistor der Vorladeeinric.htung PC nach FIG 2 ist vorteilhaf erweise vom selben Leitungstyp (n-Kanal) wie die Transfertransistoren TI bis T . In der ebenfalls vorteilhaften Ausführungsform nach FIG 3 ist er jedoch vom entgegengesetzten

Leitungstyp (p-Kanal). Dies ist entsprechend beim Signalverlauf des Taktsignales 0 zu berücksichtigen.

Während die bislang beschriebenen Ausführungsformen eine Ausge- staltung als AND- bzw. NAND-Gatter betreffen (positive Logik an genommen), so stellt die Ausführungsform nach FIG 4 eine Ausge¬ staltung als OR- bzw. NOR-Gatter dar: Unter der Annahme, daß das (bislang als zweites Versorgungspotential bezeichnete) Ver¬ sorgungspotential VSS negativer ist als das (bislang als erstes Versorgurigspotential bezeichnete) Versorgungspotential VDD, wird jetzt angenommen, daß für die FIG 4 als erstes Versorgungs potential das Versorgungspotential VSS verwendet ist und als zweites Versorgungspotential das Versorgungspotential VDD. Auch die Transfertransistoren Tl bis Tm weisen einen zu den bisheri- gen Ausführungsformen (n-Kanal) entgegengesetzten Leitungstyp auf (p-Kanal). Entsprechend liegt auch der Wert des Transfer¬ potentials TPot zwischen dem Wert des ersten Versorgungspoten¬ tials VSS und einem Wert, der gleich ist .der halben Potential¬ differenz zwischen dem ersten Versorgungspotential VSS und dem zweiten Versorgungspotential VDD. Außerdem wird die gemeinsame Leitung L auf das erste Versorgungspotential VSS vorgeladen. Eine nähere Erläuterung zur Arbeitsweise ist anhand dieser An¬ gaben und der zuvor gegebenen Angaben über die Arbeitsweise der Ausgestaltung nach den FIG 1 bis 3 für den Fachmann entbehrlich

Besonders vorteilhafte Ausführungsformen zeigen die FIG 5 und 6 Sie sind in Abhängigkeit von ihrer Betriebsweise sowohl als AND-, als NAND-, als OR- und als NOR-Schaltung betreibbar. Da¬ bei ist jeder Transfertransistor Tl bis Tm ersetzt durch ein Paar (CTl bis CTm) zueinander paralleler Transistoren vom zuein ander entgegengesetzten Leitungstyp. Die Gates der Transistoren vom einen Leitungstyp sind dabei mit einem ersten Transferpo¬ tential TPotn verbunden und die Gates der Transfertransistoren vom anderen Leitungstyp sind mit einem zweiten Transferpotentia TPotp verbunden. Die beiden Transferpotentiale TPotn, TPotp sind entweder unabhängig voneinander anlegbar oder unabhängig, aber nicht gleichzeitig miteinander. Letztere Möglichkeit ergibt ein

höhere Funkttionssicherheit.

Entsprechend weist auch die Vorladeeinrichtung PC nach FIG 5 zwei parallele Transistoren entweder vom gleichen (nicht dar- gestellt) oder vom zueinander entgegengesetzten Leitungstyp auf. Der Transistor vom einen Leitungstyp ist mit dem Versor¬ gungspotential VSS verbunden. Der Transistor vom anderen Lei¬ tungstyp ist mit dem Versorgungspotential VDD verbunden. Das Gate des Transistors vom einen Leitungstyp ist mit einem ersten Taktsignal 0p verbunden. Das Gate des Transistors vom anderen Leitungstyp ist mit einem zweiten Taktsignal 0n verbunden.

Der Wert des ersten Transferpotentials TPotn liegt zwischen dem Wert des Versorgungspotentials VDD und einem Wert, der gleich ist der halben Potentialdifferenz zwischen dem Versorgungspo¬ tential VDD und dem Versorgungspotential VSS. Ebenso liegt der Wert des zweiten Transferpotentials TPotp zwischen dem Wert des Versorgungspotentials VSS und einem Wert, der gleich ist der halben Potentialdifferenz zwischen dem Versorgungspoten- tial ^IS und dem Versorgungspotential VDD.

Soll die Schaltung als AND-/NAND-Gatter betrieben werden, so sind das erste Transferpotential TPotn und das zweite Taktsignal 0n anzulegen. Soll die Schaltung jedoch als 0R-/N0R-Gatter be- trieben werden, so sind das zweite Transferpotential TPotp und das erste Taktsignal 0p anzulegen. Eine ausführlichere Erläute¬ rung erübrigt sich aufgrund der Ausführungen zu den FIG 1 und 4.

Die spezielle Ausführungsform der Diskriminatorschaltung D nach FIG 8 ermöglicht einen wahlweisen Betrieb der erfindungsgemäßen Gatterschaltung als AND-,NAND-,OR- und als NOR-Gatter. Die Dis¬ kriminatorschaltung D n?ch FIG 7 enthält pinen für den Betrieb als NA ^* ND-/AND-Gatter vorgesehenen CMOS-Inverter Dn mit geeigne¬ ter unsymmetrischer Dimensionierung (wie vorstehend beschrie- ben). Sein Ausgang ist über einen Transfertransistor TTn mit dem Ausgang 0 verbunden und über den aus FIG 6 bekannten weiteren Inverter mit dem Ausgang ö. Das Gate des Transfertransistors TTn ist mit einem Betriebsartauswahlsignal 0x verbunden. Die

Diskriminatorschaltung D nach FIG 8 enthält des weiteren einen für den Betrieb als N0R-/0R-Gatter vorgesehenen CMOS-Inverter Dp mit geeigneter unsymmetrischer Dimensionierung (wie bereits beschrieben). Sein Ausgang ist über einen weiteren Transfertran- sistor TTp ebenfalls mit dem Ausgang 0 verbunden und über den aus FIG 7 bekannten weiteren Inverter mit dem Ausgang ö.

Legt man nun im Betrieb das Betriebsartauswahlsignal 0x auf das Versorgungspotential VDD, so sind in der Diskriminator- Schaltung D der Transfertransistor TTn leitend und der weitere Transfertransistor TTp gesperrt. Die Gatterschaltung arbeitet somit als AND-/NAND-Schaltung. Legt man hingegen das Betriebs¬ artauswahlsignal 0x auf das Versorgungspotential VSS, so sind in der Diskriminatorschaltung der Transfertransistor TTn ge- sperrt und der weitere Transfertransistor TTp leitend. Die Gatterschaltung arbeitet somit als OR-/NOR-Schaltung.

Die Ausführungsform nach FIG 6 unterscheidet sich von der nach FIG 5 durch die Vorladeschaltung PC: Die Vorladeschaltung PC gleicht im wesentlichen derjenigen nach FIG 1. Sie enthält je¬ doch entweder einen Transistor (wie bei FIG 1) oder parallel¬ geschaltete Transistoren T vom einander entgegengesetzten Lei¬ tungstyp mit entsprechend komplementären Taktsignalen 0, 0. Die Verwendung eines Flip-Flops FF ermöglicht das für den wahlwei- sen Betrieb als AND-/NAND- bzw. als 0R-/N0R-Gatter notwendige wahlweise Vorladen der gemeinsamen Leitung L auf die Versor¬ gungspotentiale VDD und VSS. Durch die Verwendung von zwei Tran¬ sistoren T mit einander entgegengesetztem Leitungstyp wird ein (sonst je nach Vorladepotential üblicher) Spannungsabfall in Höhe der Schwellspannung eines Transistors T vermieden (läßt sich ansonsten nur vermeiden, wenn das Taktsignal 0 (bzw. £ ) einen gegenüber den Versorgungspotentialen überhöhten (bei n- Kanal-Technik) bzw. erniedrigten (bei p-Kanal-Technik) aktiven Pegel aufweist) . _

Ein weiterer Vorteil der Vorladung nach FIG 6 besteht darin, daß der bei einem Flip-Flop üblicherweise vorhandene Komplemen¬ tärausgang (3 mit der Kapazität CL verbunden werden kann. Da-

durch ist die Kapazität CL unabhängig von der Betriebsart der Gatterschaltung stets (mindestens während der Vorladephase) mit beiden Versorgungspotentialen VDD und VSS verbunden (die ge¬ meinsame Leitung L ist ja auf eines der beiden Versorgungspo- tentiale vorgeladen).

Weitere Untersuchungen hinsichtlich Schaltungen nach den FIG 1 bis 3 haben gezeigt, daß es außerdem vorteilhaft ist, wenn der Wert des Trans e potentials TPot zwischen dem Wert des ersten Versorgungspotentials VDD und einem Wert liegt, der gleich ist dem Wert des zweiten Versorgungspotentials VSS zuzüglich der Schwellspannung Vth der Trans ertransistoren Tl bis Tm. Ent¬ sprechend hat es sich hinsichtlich FIG 4 gezeigt, daß es vor¬ teilhaft ist, wenn der Wert des Transferpotentials TPot zwi- sehen dem Wert des ersten Versorgungspotentials VSS und einem Wert liegt, der gleich ist dem Wert des zweiten Versorgungspo¬ tentials VDD abzüglich der Schwellspannung Vth der Transfer- transis.toren Tl bis Tm. Entsprechendes gilt auch für die Aus¬ führungsformen nach den FIG 5 und 6.

Die Erfindung ist besonders vorteilhaft anwendbar bei integrier¬ ten Halbleiterspeichern mit eingebauter Paralleltesteinrichtung, wie in der prioritätsbegründenden deutschen Patentanmeldung P 37 08 534.4 gezeigt.

Bezugszeichenliste

VDD ; VSS Versorgungspotentiale

11 bis Im Eingänge

0,0 Ausgänge

Tl bis Tm Transfertransistoren

TPot,TP< otn, TPotp Transferpotentiale

L gemeinsame Leitung

T Schalttransistor

PC Vorladeeinrichtung

FF Flip-Flop

R,S Eingänge des Flip-Flops

Q, Q Ausgänge des Flip-Flops .

D Diskriminatorschaltung

0,0n,0p Taktsignale

0x Betriebsartenauswahlsignal

CL Kapazität

CTl bis CTm Paare paralleler komplementärer

Transfertransistoren

Dn,Dp eigentliche Diskriminatorschalt

TTn, TTp (weitere) Transfertransistoren

Diskriminatorschaltung