本发明涉及功率半导体器件领域， 尤其涉及高密度晶胞的沟槽式

MOSFET的侧墙结构及工艺其制造方法。 背景技术

MOSFET ( Power Metal Oxide Semiconductor Field-effect Transistor, 场效 应晶体管） 以其开关速度快、 频率性能好、 输入阻抗高、 驱动功率小、 温度 特性好、 无二次击穿问题等优点， 大量应用在 4C (即 Communication, Computer, Consumer, Car: 通信， 电脑， 消费电器， 汽车） 等领域中。

沟槽式功率 MOSFET成品器件， 其内部是由大量的 MOSFET单元组成 的， 每个单元的 MOSFET称为晶胞， 而晶胞与晶胞之间的间距（ patch )则会 直接影响功率 MOSFET的重要电性参数漏源通态电阻 Rdson。 漏源通态电阻 Rdson是器件单位面积开态时漏极和源极之间的� ��电阻， 它是决定器件的最 大额定电流和功率损耗， 特别是在中低压功率 MOSFET产品中， 晶胞数目设 计越多， Rdson就越小， 从而可以在应用中实现更小的功率损耗。

随着封装尺寸的不断减小， MOSFET面积也在相应减小， 而要维持高的 晶胞数， 必须减小晶胞之间的间距。 请参见图 1 , 其为现有的一种沟槽式功 率 MOSFET的局部截面图。 外延层上形成有两个栅极沟槽 3 , 栅极沟槽 3中 填有多晶硅， 并在栅极沟槽 3上侧淀积 ILD绝缘层 4。 源极接触孔 1位于两 个栅极沟槽 3之间， 并穿过高掺杂源区 6。

按照目前代工厂的工艺设计规则， 一般晶胞间距（patch ) 不小于 1.3um, 也即是两个栅极沟槽 3之间的间距要不小于 1.3um, 相应的晶胞内源极接触 孔 1的直径要不小于 0.35um,如尺寸继续缩小，现有技术将带来如下� �限制：

1、 源极接触光刻线宽 DICD近似于源极接触孔刻蚀后的宽度 FICD, 当 FICD足够小时， 相应的 DICD也必须足够小， 因而源极接触孔的宽度会受光 刻分辨率的限制， 从而也限制了晶胞间距（patch ) 无法进一步缩小。

2、栅极和源极的光刻套准精度 (DT-CT overlay)会对源区宽度 d (即源极 接触孔 1与栅极沟槽 3之间的间距）产生较大影响， 容易导致源极接触孔 1 两侧的源区宽度不相等， 影响 MOSFET的电性。

3、 源极接触孔 1尺寸过小， 深宽比过足够大时， 金属铝铜将无法良好地 填充到源极接触孔 1中， 会产生空洞， 必须改用金属钨作为填空材料， 大大 增加工艺复杂程度。

纵上所说， 如何在保证 MOSFET封装质量的前提下， 使晶胞间距进一步 减小， 以进一步减小 MOSFET的漏源通态电阻 Rdson, 是目前需要解决的一 个问题。 发明内容

本发明的目的是提供一种沟槽式 MOSFET的侧墙结构，以解决现有的沟 槽式 MOSFET的晶胞间距受光刻分辨率的限制， 而无法进一步缩小的问题。

本发明的另一目的是提供一种沟槽式 MOSFET的侧墙结构工艺制造方 法， 以解决现有的沟槽式 MOSFET的晶胞间距受光刻分辨率的限制， 而无法 进一步缩小的问题。

本发明提出一种沟槽式 MOSFET的侧墙结构， 包括由重掺杂衬底、轻掺 杂外延层、 轻掺杂阱区和重掺杂源区依次邻接而成的半导 体基板、 以及在半 导体基板上形成的多个栅极沟槽和多个源极接 触孔， 且一个源极接触孔设置 在相邻的两个栅极沟槽之间。 其中， 在每个源极接触孔上端开口的两侧均设 置有斜度的侧墙， 并使源极接触孔的顶部开口大于底部开口。

依照本发明较佳实施例所述的沟槽式 MOSFET的侧墙结构， 每个栅极 沟槽上方还设置有 ILD绝缘层， ILD绝缘层与侧墙衔接， 并共同形成斜坡。

依照本发明较佳实施例所述的沟槽式 MOSFET的侧墙结构， ILD绝缘 层覆盖下部侧墙的覆盖率为 30% ~ 85%。

依照本发明较佳实施例所述的沟槽式 MOSFET的侧墙结构， ILD绝缘 层厚度为 3000 〜 5000埃。

依照本发明较佳实施例所述的沟槽式 MOSFET的侧墙结构， 每个侧墙 均包括緩冲氧化层和氮化硅主体，氮化硅主体 设置在源极接触孔开口的两侧， 緩冲氧化层垫衬在氮化硅主体的底部与重掺杂 源区的上表面之间。

依照本发明较佳实施例所述的沟槽式 MOSFET的侧墙结构， 緩冲氧化 层的厚度为 200 ~ 500埃。

依照本发明较佳实施例所述的沟槽式 MOSFET的侧墙结构， 氮化硅主 体的高度为 1800 〜 5000埃， 氮化硅主体的厚度为 1000 〜 10000埃。

依照本发明较佳实施例所述的沟槽式 MOSFET的侧墙结构， 每个栅极 沟槽中填充有多晶硅， 且多晶硅高出重掺杂源区一个厚度， 侧墙设置在高出 重掺杂源区的多晶硅的两侧。

依照本发明较佳实施例所述的沟槽式 MOSFET的侧墙结构， 多晶硅高 出重掺杂源区的厚度为 2000 ~ 5000埃。

本发明另提出一种沟槽式 MOSFET的侧墙结构工艺制造方法， 包括以 下步骤： （ 1 )设置重掺杂衬底。 （ 2 )在重掺杂衬底上形成轻掺杂外延层。 ( 3 )在轻掺杂外延层上形成轻掺杂阱区。 （4 )形成穿过轻掺杂阱区， 并与 轻掺杂外延层接触的多个栅极沟槽。 （ 5 )在轻掺杂阱区上部， 以及栅极沟槽 之间形成重掺杂源区。 （6 )在每个栅极沟槽两侧形成侧墙。 （7 )通过侧墙 自对准形成顶部开口大于底部开口的源极接触 孔。

依照本发明较佳实施例所述的沟槽式 MOSFET的侧墙结构工艺制造方 法，形成栅极沟槽具体包括以下步骤： ( 1 )在轻掺杂阱区上淀积掩蔽氧化层。 ( 2 ) 刻蚀出多个栅极槽口， 栅极槽口穿过掩蔽氧化层和轻掺杂阱区， 到达 轻掺杂外延层。 （3 )在栅极槽口中填充多晶硅。 （4 )去除掩蔽氧化层， 并 形成多个栅极沟槽。

依照本发明较佳实施例所述的沟槽式 MOSFET的侧墙结构工艺制造方 法， 所述掩蔽氧化层的厚度为 2500 〜 5000埃。

依照本发明较佳实施例所述的沟槽式 MOSFET的侧墙结构工艺制造方 法， 形成侧墙时具体包括以下步骤： （ 1 )在重掺杂源区上淀积緩冲氧化层。 ( 2 )在緩冲氧化层上， 以及每个栅极沟槽两侧淀积氮化硅。 （3 )用干法刻 蚀法刻蚀出侧墙。

依照本发明较佳实施例所述的沟槽式 MOSFET的侧墙结构工艺制造方 法， 緩冲氧化层的厚度为 200 〜 500埃。

依照本发明较佳实施例所述的沟槽式 MOSFET的侧墙结构工艺制造方 法， 栅极沟槽两侧所淀积的氮化硅的高度为 1800 ~ 5000埃， 厚度为 1000 ~ 10000埃。

依照本发明较佳实施例所述的沟槽式 MOSFET的侧墙结构工艺制造方 法， 在栅极沟槽两侧淀积氮化硅时具体包括步骤： （1 )在栅极槽口中填充 多晶硅， 并使多晶硅高出重掺杂源区一个厚度。 （2 )在高出重掺杂源区的 多晶硅的两侧淀积氮化硅。

依照本发明较佳实施例所述的沟槽式 MOSFET的侧墙结构工艺制造方 法， 多晶硅高出重掺杂源区的该厚度为 2000 ~ 5000埃。

依照本发明较佳实施例所述的沟槽式 MOSFET的侧墙结构工艺制造方 法， 在每个栅极沟槽两侧形成侧墙之后还进一步包 括步骤： （1 )在栅极沟 槽以及侧墙上方淀积 ILD绝缘层。 （ 2 ) 用干法刻蚀 ILD绝缘层， 并使 ILD 绝缘层覆盖下方栅极沟槽及部分侧墙， 并与侧墙共同形成斜坡。

依照本发明较佳实施例所述的沟槽式 MOSFET的侧墙结构工艺制造方 法， ILD绝缘层覆盖下部侧墙的覆盖率为 30% ~ 85%。

依照本发明较佳实施例所述的沟槽式 MOSFET的侧墙结构工艺制造方 法， ILD绝缘层厚度为 3000〜 5000埃。

依照本发明较佳实施例所述的沟槽式 MOSFET的侧墙结构工艺制造方 法， ILD绝缘层是使用 PECVD工艺淀积氧化层和硼磷硅玻璃形成。

依照本发明较佳实施例所述的沟槽式 MOSFET的侧墙结构工艺制造方 法， 源极接触孔是利用侧墙的掩蔽， 并通过干法刻蚀工艺刻蚀而成， 且源极 接触孔穿过重掺杂源区后和轻掺杂阱区接触。

相对于现有技术， 本发明的有益效果是：

1、 本发明沟槽式 MOSFET的源极接触孔为上部开口大， 下部开口小的 形状， 从而可以使用线宽较大的光刻工艺制备小尺寸 的源极接触孔， 从而可 以进一步地缩小晶胞的间距， 提高 MOSFET中的晶胞密度， 减小沟槽式

MOSFET的漏源通态电阻。

2、 本发明源极接触孔上部碗形的开口， 更加有利于金属的填充， 可以 有效防止源极接触孔中空洞的产生， 在源极接触孔尺寸足够小的情况下， 仍 可使用现有的铝铜或铝硅铜作为金属层材料， 降低了工艺复杂度。

3、 本发明源极接触孔与栅极沟槽之间的间距可以 通过侧墙实现自对准， 不受光刻套准精度的限制， 使源极接触孔准确的位于两个栅极沟槽的中间 位 置。

4、 本发明的侧墙可以由緩冲氧化层和氮化硅主体 构成， 且緩冲氧化层 衬垫在氮化硅主体与重掺杂源区之间， 有效避免了侧墙与重掺杂源区之间产 生的应力。 附图说明

图 1为现有的一种沟槽式功率 MOSFET的局部截面图；

图 2为本发明沟槽式 MOSFET的一种整体示意图；

图 3为本发明沟槽式功率 MOSFET实施例的一种局部截面图； 图 4为本发明沟槽式 MOSFET的制造方法的一种实施例流程图； 图 5为本发明沟槽式 MOSFET的制造方法实施例的第一步工艺示意图； 图 6为本发明沟槽式 MOSFET的制造方法实施例的第二步工艺示意图； 图 7为本发明沟槽式 MOSFET的制造方法实施例的第三步工艺示意图； 图 8为本发明沟槽式 MO S FE T的制造方法实施例的第四步工艺示意图； 图 9为本发明沟槽式 MOSFET的制造方法实施例的第五步工艺示意图； 图 10为本发明沟槽式 MOSFET的制造方法实施例的第六步工艺示意 图；

图 11为本发明沟槽式 MOSFET的制造方法实施例的第七步工艺示意 图；

图 12为本发明沟槽式 MOSFET的制造方法实施例的第八步工艺示意 图；

图 13为本发明沟槽式 MOSFET的制造方法实施例的第九步工艺示意 图。 具体实施方式

本发明的主要思想是将沟槽式 MOSFET的源极接触孔设置成上部开口 大， 下部开口小的形状， 从而可以使用线宽较大的光刻工艺制备小尺寸 的源 极接触孔， 并可以进一步地缩小晶胞的间距， 减小沟槽式 MOSFET的漏源通 态电阻。

请参见图 2, 其为本发明沟槽式 MOSFET的一种整体示意图。 此沟槽式 MOSFET由大量晶胞 21构成， 图中每一个方形的结构即被称作晶胞， 每一 个晶胞的间距即相邻栅极之间的距离。 晶胞的栅极下沟道的电阻被称为沟道 电阻，沟道电阻是漏源通态电阻最重要的参数 。在 MOSFET的漏源极导通时， 电流会在栅极下纵向流过沟道， 所以晶胞的间距越小， 则单位面积可容纳的 晶胞数就越多， 则沟道电阻就越小。 而沟道电阻越小， 则相应的漏源通态电 阻也会较小。 而本发明的目的就是进一步减小晶胞的间距。

为便于理解本发明的结构，下面以沟槽式功率 MOSFET的局部截面图来 说明本发明， 请参见图 3 , 沟槽式 MOSFET的半导体基板由重掺杂衬底 100、 轻掺杂外延层 101、 轻掺杂阱区 102和重掺杂源区 111依次邻接而成。 图中 绘示有两个栅极沟槽 104形成于半导体基板中， 且栅极沟槽 104穿过重掺杂 源区 111和轻掺杂阱区 102后， 与轻掺杂外延层 101接触。 栅极沟槽 104中 填充有多晶硅， 且多晶硅高出重掺杂源区 111一个厚度， 此厚度可以在 2000 〜 5000埃之间。 在两个栅极沟槽 104之间形成有一个源极接触孔 110 , 源极接触孔 110 穿过重掺杂源区 111后与轻掺杂阱区 102相接， 源极接触孔 110中填充有金 属铝硅铜或铝硅铜。 在源极接触孔 110的上端开口处， 也即栅极沟槽 104中 高出重掺杂源区 111的多晶硅的两侧分别设置有侧墙 108, 此侧墙 108存在 有一定斜度， 并使源极接触孔 110的顶部开口大于底部开口， 使源极接触孔 110的顶部开口呈碗形。

在栅极沟槽 104的上方还设置有 ILD绝缘层 109, ILD绝缘层 109的厚 度可以在 3000 ~ 5000埃之间。 ILD绝缘层 109的侧面可以设置成斜边形状， 并与侧墙 108衔接后共同形成斜坡，以增大源极接触孔 110上端开口的尺寸。 其中 ILD绝缘层 109覆盖下部侧墙 108的覆盖率可以为 30%〜 85%。

另外， 为了避免侧墙 108与重掺杂源区 111之间产生应力， 本发明的侧 墙 108可以由緩冲氧化层和氮化硅主体构成 （由于緩冲氧化层的厚度较小， 因而图中未标号） ， 氮化硅主体设置在源极接触孔 110开口的两侧， 并形成 一定斜度， 而緩冲氧化层垫衬在氮化硅主体的底部与重掺 杂源区 111的上表 面之间。其中緩冲氧化层的厚度可以在 200 ~ 500埃之间， 氮化硅主体的高度 可以在 1800 ~ 5000埃之间， 氮化硅主体的厚度可以在 1000 〜 10000埃之间。

本发明由于将源极接触孔 110设置成上部开口大， 下部开口小的碗状结 构，使源极接触孔 110的实际开口由侧墙，或者由侧墙 108与 ILD绝缘层 109 共同形成的斜坡决定， 因此可以使用线宽较大的光刻工艺来制备小尺 寸的源 极接触孔 110。 所以相对于传统技术， 本发明的源极接触孔 110的实际开口 大小不会受到光刻线宽的限制， 而可以通过设置侧墙间距来决定， 从而有利 于进一步缩小源极接触孔 110的宽度，进而缩小沟槽式 MO SFET的晶胞间距， 提高晶胞密度，达到降低晶体管导通功耗的目 的。因而本发明沟槽式 MO SFET 的结构特别适用于制造晶胞间距小于 1.3um的功率 MOSFET, 满足高密度、 低导通电功率 MOSFET的工艺需求。

另外， 侧墙 108的存在实现了源极接触孔 110与栅极沟槽 104之间间距 的自对准， 可以将源极接触孔 110有效控制在相邻两个栅极的中间位置， 避 免了光刻套准精度（overlay ) 带来的源极接触孔 110偏移的问题。 同时， 上 大下小的碗式源极接触孔 110更加有利于源极金属的填充，当源极接触孔 110 的尺寸较小时， 仍然可以釆用铝铜或铝硅铜作为源极金属材料 ， 可以有效防 止源极接触孔 110在填充金属过程中出现的空洞状况，提高了 晶体管的良率。

当然， 上述仅为本发明的一种较佳的实施例结构， 但并不以此限制本发 明。 例如侧墙的斜度可以根据需要进行调整， 甚至当源极接触孔的开口尺寸 足够大时， 可以仅设置侧墙而取消 ILD绝缘层的斜坡。 而上述实施例中所述 的各种填充材料也可以由其它材料替代。

相应于沟槽式 MOSFET的结构， 本发明还提出了沟槽式 MOSFET的制 作方法，请参见图 4,同时配合参见图 5〜图 13 ,图 4为本发明沟槽式 MOSFET 的制造方法的一种实施例流程图， 图 5〜图 13为本发明沟槽式 MOSFET的制 造方法的各工艺步骤示意图， 其包括以下步骤：

5401 , 准备重掺杂衬底 100, 在重掺杂衬底上部形成轻掺杂外延层 101 , 在轻掺杂外延层上部形成轻掺杂阱区 102, 然后淀积掩蔽氧化层 103 (其中掩 蔽氧化层 103的厚度在 2500-5000A之间），请同时参见图 5。在此基础上进行 栅极沟槽光刻， 再进行氧化硅干法刻蚀， 去除光刻胶。

5402, 利用掩蔽氧化层 103在轻掺杂外延层 101上刻出穿过轻掺杂阱区 102的栅极沟槽 104, 请同时参见图 6。

5403 , 进行栅极氧化， 淀积多晶硅 105填充栅极沟槽 104内部及掩蔽氧 化层 103表面 （为区分多晶硅与栅极沟槽的标号， 图中多晶硅的标号 106靠 上， 栅极沟槽的标号 104靠下 ) , 干法回刻除去掩蔽氧化层 103表面多晶硅， 在栅极沟槽 104内保留多晶硅， 多晶硅在栅极沟槽 104顶部与氧化层表面持 平， 请同时参见图 7。

5404, 湿法腐蚀去除掩蔽氧化层 103 , 使栅极沟槽 104处的多晶硅 105 高出轻掺杂阱区 102—个厚度（此厚度可以在 2500 5000A之间） ， 通过离 子注入和热推进过程在轻掺杂阱区 102上部及栅极沟槽 104之间形成重掺杂 源区 111 , 请同时参见图 8。

5405 , 在重掺杂源区 111上淀积緩冲氧化层 （緩冲氧化层的厚度可以在 200 500A之间） ， 再淀积氮化硅， 氮化硅位于緩冲氧化层上， 以及栅极沟 槽 104的两侧（氮化硅的高度可以在 1800 〜 5000埃之间，厚度可以在 1000 ~ 10000埃之间）， 然后用干法刻蚀法刻出侧墙 108 (侧墙 108由緩冲氧化层和 氮化硅组成） ， 请同时参见图 9。

5406, 在栅极沟槽 104以及侧墙 108上方淀积 ILD绝缘层 109, ILD绝 缘层 109可以使用 PECVD工艺淀积氧化层和硼磷硅玻璃形成， 其厚度可以 为 3000 〜 5000埃。 然后再进行接触孔光刻， 并在 ILD绝缘层 109上方形成 光刻胶 113。 请同时参见图 10。

5407 , 在光刻胶 113的掩蔽下使用干法刻蚀工艺刻蚀 ILD绝缘层 109, 使其侧面呈斜边， 并覆盖下部多晶硅栅极及侧墙 108的 30% ~ 85%, ILD绝 缘层 109与侧墙 108共同形成一个斜坡。 请同时参见图 11。 5408, 以 ILD绝缘层 109及侧墙 108作掩蔽， 使用干法刻蚀工艺刻蚀出 穿过重掺杂源区 111 , 并与轻掺杂阱区 102相接触的源极接触孔 110。请同时 参见图 12。

5409, 淀积铝铜或铝硅铜 112, 其高度可以为 8000-14000A。 请参见图

13。

上述沟槽式 MO SFET的制造方法为本发明一种较佳的实施方式� �而其各 步骤可以根据实际工艺需要进行交替， 以及各参数均可以根据实际情况进行 调整， 后期工艺步骤与现有技术相同， 在此不再赘述。

本发明在现有的沟槽式 MOSFET结构和工艺流程基础上，改进了源极接 触孔的结构， 使其上部开口呈碗状结构， 不仅有利于使用现有的铝铜或铝硅 铜金属作为小尺寸源接触孔的填空材料， 而且可以使用线宽较大的光刻工艺 制备小尺寸的源极接触孔便于制造更小晶胞尺 寸 (patch<1.3um)的功率 MOS 管。

以上公开的仅为本发明的几个具体实施例， 但本发明并非局限于此， 任 何本领域的技术人员能思之的变化， 都应落在本发明的保护范围内。