传统的无采保的流水线 A/D转换器采样前端结构， 如图 1所示， MDAC采 样网络包括开关 ₃ 、 两个电容 ς。， 比较器阵列包括开关 。、 两个电容 C ₂ 。。

MDAC采样网络时间常数为：

^MDCO ⁼ 2C ₁₀ 'Rs^ (1) 其中， R _s 为开关 _Ί 的导通电阻。

比较器采样网络时间常数为:

^Comp O = 2C ₂₀ (2)

o σ m

为比较器前置运放的跨导， （l/g _m )为比较器前置运放的在采样相的阻抗 网络匹配要求：

' MDC 0 Comp (3) 而

其中， 为电子的迁移率， c。 _x 为单位面积的栅氧化层电容， （ ) 为比 较器输入晶体管的宽长比， / _β 为比较器输入晶体管电流， （ ) 为 MDAC采样 开关的宽长比， v„„为电源电压。 由式 ( 1 ) (5) 可得

c _om p D 有式 （6) 可知， 网络匹配要求电阻值的比例与电容值比例相同 ， 而电阻值 的比例不但与晶体管尺寸的绝对值有关， 还与工艺常数， 电源电压， 流经器件的 电流等因素相关， 可见， 这类结构的匹配建立在多种条件同时满足的前 提下， 因 此， MDAC采样网络中开关 的电阻和比较器阵列中前置运放在采样相的阻 抗

( 1/gm) 很难精确匹配。

时间常数的失配将导致 MDAC采样网络和比较器采样网络采到不同的输� � 信号， 这两个信号的差值可以等效为比较器失调误差 ：

Ve offsetQ - ^ fin ^ MDACO ~ ^CompO ^ ) 其中， .；„为输入信号频率。

由式 （7) 可知， 在等效比较器失调误差一定的情况下， 时间常数的失配 e。 越大， 采样网络能够容忍的输入信号频率 .；„越低。 因此， MDAC 采样网络和比较器阵列的失配将导致 A/D转换器能够容忍的输入信号频率下降。

传统的无采保的流水线 A/D转换器采样前端结构， 如图 1所示， 其运放的 反馈系数为：

_R _ C _{f 0} _ 反馈电容

¾ ^_ 2 +^ _/ ^_ 2倍采样电容+反馈电容 、 其中， ς。为采样电容， C _f 。为反馈电容， 式 （8) 的分母中包含 2倍的采样 电容 ς。， 因此反馈系数较小， 而反馈系数越小， 功耗越大， 因此， 2倍的 ς。是 导致该结构功耗较大的一个重要原因。

传统的无采保的流水线 A/D转换器采样前端结构， 时序如图 1所示， 其采 样相 （Φ 10) 占时钟周期的 50%， 比较相 （T_latchO ) 和放大相 （Φ30) 共占时 钟周期的 50%， 导致放大相时间大幅度縮短， A/D转换器能够达到的最高采样率 下降。 咖 有鉴于此，本发明所要解决的技术问题是提供 一种具有采样网络匹配性好的 高速采样前端电路， 同时， 该高速采样前端电路功耗低、 采样率高和采样网络输 入带宽高， 并且该高速采样前端电路为无采保高速采样前 端电路且电路结构简 单。 克服了传统的无采保的采样前端中 MDAC采样网络和比较器采样网络不能精 确匹配带来的输入信号频率下降的问题； 反馈系数过低带来的功耗增加问题； 以 及比较器建立仅占用 MDAC放大相时间带来的采样率下降的问题。

本发明的目的是这样实现的： 本发明提供的一种高速采样前端电路，包括 MDAC采样网络、 比较器阵列、 运算放大器、输出短接开关、 时钟稳定电路、 基准电压产生电路、 状态控制模块 和反馈控制模块；

所述 MDAC采样网络， 用于采集输入信号；

所述比较器阵列，用于采集输入信号并将输入 信号与阈值电压进行比较并产 生比较结果信号，所述比较结果信号与时钟稳 定电路产生的时钟信号通过状态控 制模块来控制 MDAC采样网络的工作状态；

所述状态控制模块与 MDAC采样网络连接，用于控制 MDAC采样网络的工 作状态；

所述反馈控制模块一端连接在运算放大器的输 出端， 另一端与 MDAC采样 网络连接；

所述运算放大器，用于当时钟稳定电路处于时 钟放大相时使运算放大器的两 个输入端的电压相等；

所述输出短接开关，用于当时钟稳定电路处于 时钟采样相时实现运算放大器 的输出端接地；

所述时钟稳定电路，用于产生占空比可调的时 钟信号， 并使用时钟信号来控 制 MDAC采样网络、 比较器阵列、 输出短接开关、 状态控制模块和反馈控制模 块的工作状态；

所述基准电压产生电路， 用于产生一组基准电压供比较器阵列使用。

进一步， 所述 MDAC采样网络包括第一支路组、 第二支路组、 第三支路组 和 MDAC采样开关； 所述第一支路组包括由 k个第一 MDAC输入开关和 k个第一 MDAC输入端 电容， 所述 k个第一 MDAC输入开关并联后通过导线 net[l]与 k个并联的第一 MDAC输入端电容连接； 所述第二支路组包括 n-k+1个第二 MDAC输入开关和 n-k+1个第二 MDAC 输入端电容， 所述 n-k+1个第二 MDAC输入开关并联后通过导线 net[2]与 n-k+1 个并联的第二 MDAC输入端电容连接； 所述第三支路组包括由 n-1个相互并联的第三 MDAC输入端支路， 所述每 条第三 MDAC输入端支路包括第三 MDAC输入开关和第三 MDAC输入端电容； 所述每条第三 MDAC输入端支路中的第三 MDAC输入开关和第三 MDAC输入 端电容通过导线 net[( _n +2) _: 2n]串联， 所述每条第三 MDAC输入端支路并联； 所述第一支路组、 第二支路组与所述第三支路组并联后一端连接 输入信号， 另一端与运算放大器的负向输入端连接；

所述 MDAC采样开关 Sm—端与运算放大器的负向输入端连接， 另一端运 算放大器的正向输入端连接， 所述运算放大器的正向输入端与地连接；

其中， k表示第一 MDAC输入端电容的个数； n表示第一、 二和三 MDAC 输入开关个数总和的一半， 且 2n=k.2 ^x ， k=2 ^m ， x,m=l,2,3,...。 进一步，所述反馈控制模块为相互并联的反馈 控制开关构成的开关组， 所述 开关组中的每一个反馈控制开关一端连接在运 算放大器的输出端，另一端连接在 MDAC采样网络中第一支路组中的第一 MDAC输入开关和第一 MDAC输入端 电容之间的导线上。

进一步，所述比较器阵列包括 (n-1)个相互并联的比较器， 所述每个比较器包 括比较器采样网络、比较单元和比较器采样开 关， 所述比较器采样网络包括比较 器信号输入开关、 阈值输入开关和比较器采样电容；

所述比较器信号输入开关一端与输入信号端连 接，所述阈值输入开关一端与 基准电压产生电路连接，所述比较器信号输入 开关和阈值输入开关的另一端相互 连接后与比较器采样电容连接， 所述比较器采样电容再与比较单元的正向端连 接， 所述比较单元的正、负向端之间与比较器采样 开关连接， 所述比较单元的输 出端与状态控制模块连接。

进一步， 所述状态控制模块包括第二支路组控制开关和 第三支路组控制开 关；

所述第二支路组控制开关一端连接于第二支路 组中的第二 MDAC输入开关 和第二 MDAC输入端电容之间的导线 net[2]上， 另一端与地连接；

所述第三支路组控制开关包括 n-1个转换开关，所述每个转换开关的一端连 接于第三支路组中的各个分支路中的第三 MDAC输入开关和第三 MDAC输入端 电容之间， 另一端分别与地或基准电压产生电路连接。

进一步， 所述时钟稳定电路 DCS为所述占空比可调的时钟稳定电路 DCS, 所述占空比可调的时钟稳定电路产生的时钟信 号包括采样相时钟信号（Φ 1 )、 比 较放大相时钟信号（Φ2)、 采样相时钟提前关断信号（Φ ΐρ)和放大相时钟信号 ( Φ3)， 所述比较放大相时钟信号 （Φ2)包括比较器比较时间 （T_Comp)和放 大相使用时间； 所述采样相时钟信号 （Φ 1 )、 比较放大相时钟信号 （Φ2) 为两 相非交叠时钟信号。

进一步， 所述时钟稳定电路在放大相时钟信号 （Φ3) 期间， 利用 (n-1)个第 三 MDAC输入端电容进行 DAC运算， 利用第一 MDAC输入端电容作为反馈电 容。

进一步， 所述运算放大器的反馈系数为 k/2n。

进一步，所述 MDAC采样网络和比较器阵列满足以下关系： 所述 MDAC采 样网络中的 MDAC输入开关与比较器阵列中的比较器输入开� �宽长比之比与 MDAC采样电容和比较器采样电容之比相等， 且 MDAC采样开关与比较器采样 开关宽长比之比与 MDAC采样总电容和比较器采样电容之比相等；

所述 MDAC输入开关为第一 MDAC输入开关、 第二 MDAC输入开关或第 三 MDAC输入开关中的任意一个；

所述比较器输入开关为比较器中任一个比较器 采样网络中的比较器信号输 入开关；

所述 MDAC采样电容为第一 MDAC输入端电容、 第二 MDAC输入端电容 或第三 MDAC输入端电容中任意一个；

所述比较器采样电容为比较器中任一个比较器 采样网络中的比较器采样电 容；

所述比较器采样开关为比较器中任一个比较器 采样开关；

所述 MDAC采样总电容为第一 MDAC输入端电容、 第二 MDAC输入端电 容和第三 MDAC输入端电容的总和。 进一步， 所述整个采样前端电路的增益为 2n/k。

进一步， 所述 MDAC采样网络中的第一 MDAC输入开关、 第二 MDAC输 入开关和第三 MDAC输入开关为同型开关， 所述比较器阵列中的每一个比较器 中的比较器输入开关为同型开关。

进一步， 所述 MDAC采样网络中的第一 MDAC输入开关、 第二 MDAC输 入开关、 第三 MDAC输入开关均为 nMOS型 boost开关， 所述比较器阵列中的 每一个比较器中的比较器输入开关均为 nMOS型 boost开关。

进一步， 所述 MDAC采样网络和比较器阵列中每个比较器中的� �较器采样 网络均采用单端或差分形式连接。

本发明的优点在于： 本发明采用的一种高速采样前端电路包括 MDAC采样 网络、 比较器采样网络、 运算放大器、 输出短接开关、 基准电压产生电路、 一个 占空比可调的时钟稳定电路、状态控制模块和 反馈控制模块， 与传统的无采保采 样前端电路相比， 它具有以下特点：

1. 传统的无采保采样前端电路中， MDAC采样网络和比较器采样网络时间 常数的匹配性不但与晶体管尺寸的绝对值有关 ， 而且还与工艺常数， 电源电压， 流经器件的电流等因素相关， 因此很难实现精确匹配， 而本发明的 MDAC采样 网络和比较器采样网络时间常数的匹配性与器 件尺寸的绝对值、工艺常数、 电源 电压、 流经器件的电流等因素无关， 因此实现了两个采样网络的精确匹配。

2. 传统的采样网络由于失配大， 导致允许的输入信号最高频率降低， 即采 样网络的输入带宽降低，而本发明的采样网络 ，实现了两个采样网络的精确匹配， 大幅提高了采样网络的输入带宽。

3. 传统的采样前端电路中， 由于引入除采样电容以外的电容作为反馈电容 和 DAC运算电容， 导致运算放大电路的反馈系数过低、 功耗增加， 而本发明的 采样前端电路， 利用采样电容作为反馈电容和 DAC运算电容， 因此， 将运算放 大器的反馈系数提高两倍以上，极大的降低了 运算放大器的设计难度， 节省运算 放大器功耗 50%以上。

4. 传统的采样前端， 采用 50%占空比的时钟， 比较器建立仅占用 MDAC放 大相时间， 导致采样率下降， 而本发明的采样前端电路， 采用占空比可调的时钟 稳定电路， 压縮采样时间， 增加放大相时间， 与传统采样前端相比， 可以在更高 的采样频率下达到相同的建立时间， 从而实现了采样频率的大幅度提升。

5. 传统的采样前端， 其中的基准电压产生电路通常需要两个输入基 准电压， 而本发明的采样前端电路，基准电压产生电路 仅需一个输入基准电压， 因此降低 了 \¾f产生电路 （辅助电路） 的复杂度。

综上所述， 本发明的无采保高速采样前端电路同时具有采 样网络匹配性好、 采样网络输入带宽高、功耗低、 采样率高、 辅助电路简单的优点， 有效克服了传 统无采保采样前端电路的采样网络匹配性差、 输入带宽低、 功耗高、 采样率低、 辅助电路复杂的缺点。

本发明提供的电路可广泛运用于流水线型 A/D转换器。 附图说明 为了使本发明的目的、技术方案和优点更加清 楚， 下面将结合附图对本发明 作进一步的详细描述， 其中：

图 1是传统的无采保高速采样前端电路图；

图 2是本发明的无采保高速采样前端电路图；

图 3 是本发明的无采保高速采样前端电路中的占空 比可调的时钟稳定电路 DCS时钟信号图；

图 4是本发明的无采保高速采样前端电路中网络� �路线路等效图； 图 5是本发明的无采保高速采样前端差分实现形� �的电路图。

图中， MDAC采样网络 1、 比较器阵列 2、 运算放大器 3、 输出短接开关 4、 基准电压产生电路 5、 状态控制模块 6和反馈控制模块 7、 时钟稳定电路 8、 第 一支路组 11、 第二支路组 12、 第三支路组 13、 MDAC采样开关 14、 比较器 21。 具体实施方式 以下将结合附图， 对本发明的优选实施例进行详细的描述； 应当理解， 优选 实施例仅为了说明本发明， 而不是为了限制本发明的保护范围。

实施例 1

图 2是本发明的无采保高速采样前端电路图，图 3是本发明的无采保高速采 样前端电路中的占空比可调的时钟稳定电路 DCS时钟信号图，图 4是本发明的无 采保高速采样前端电路中网络电路线路等效图 ， 其中， 图中 S [l : k]表示 S [l]、 S [2]、 S [3] 、 …、 S [k] ; 同理 net [ (n+2) : 2η]表示 net [n+2]、 net[n+3]、 net[n+4]、 · · ·、 net[2n] ； 以及 Cl[l:k]表示 Cl[l]、 Cl[2]、 Cl[3]、 · · ·、 Cl[k] ; 如图所示： 本发明提供的一种高速采样前端电路， 包括 MDAC采样网络、 比较 器阵列、 运算放大器、 输出短接开关、 时钟稳定电路、 基准电压产生电路、 状态 控制模块和反馈控制模块；

所述 MDAC采样网络， 用于采集输入信号 Vin并与运算放大器负向输入端 连接；所述 MDAC采样网络包括第一支路组、第二支路组、� �三支路组和 MDAC 采样开关 Sm; 结合图 2， 可知， 所述第一支路组包括由 k个第一 MDAC输入开 关 S[l:k]和 k个第一 MDAC输入端电容 Cl[l:k]， 所述 k个第一 MDAC输入开 关并联后通过导线 net[l]与 k个并联的第一 MDAC输入端电容连接；

所述第二支路组包括 n-k+1个第二 MDAC输入开关 S[(k+l):(n+l)]和 n-k+1 个第二 MDAC输入端电容 Cl[(k+l):(n+l)]， 所述 n-k+1个第二 MDAC输入开关 并联后通过导线 net[2]与 n-k+1个并联的第二 MDAC输入端电容连接；

所述第三支路组包括由 n-1个相互并联的第三 MDAC输入端支路， 所述每 条第三 MDAC输入端支路包括第三 MDAC输入开关 S[(n+2):2n]和第三 MDAC 输入端电容 Cl[(n+2) _: 2n] _; 所述每条第三 MDAC输入端支路中的第三 MDAC输 入开关和第三 MDAC输入端电容通过导线 net[( _n +2) _: 2n]串联， 所述每条第三 MDAC输入端支路并联；

所述第一支路组、 第二支路组与所述第三支路组并联后一端连接 输入信号， 另一端与运算放大器的负向输入端连接；

所述 MDAC采样开关 Sm—端与运算放大器的负向输入端连接， 另一端运 算放大器的正向输入端连接， 所述运算放大器的正向输入端与地连接；

其中， k表示第一 MDAC输入端电容的个数； n表示第一、 二和三 MDAC 输入开关个数总和的一半， 且 2n=k.2 ^x ， k=2 ^m ， x,m=l,2,3,...。

所述反馈控制模块 S2[l:k]为相互并联的反馈控制开关构成的开关� �， 所述 开关组中的每一个反馈控制开关一端连接在运 算放大器的输出端，另一端连接在 MDAC采样网络中第一支路组中的第一 MDAC输入开关和第一 MDAC输入端 电容之间的导线上。

所述比较器阵列 Q[l:(n-1)]包括 (n-1)个相互并联的比较器， 所述每个比较器 包括比较器采样网络、比较单元和比较器采样 开关， 所述比较器采样网络包括比 较器信号输入开关、 阈值输入开关和比较器采样电容；

所述比较器信号输入开关一端与输入信号 Vin端连接，所述阈值输入开关一 端与基准电压产生电路连接，所述比较器信号 输入开关和阈值输入开关的另一端 相互连接后与比较器采样电容连接，所述比较 器采样电容再与比较单元的正向端 连接， 所述比较单元的正、负向端之间与比较器采样 开关连接， 所述比较单元的 输出端与状态控制模块连接。

结合图 2， 可知， 比较器信号输入开关为 Kl[l:(n-1)]、 阈值输入开关为 Κ2[1:(η-1)]、 比较器采样开关为 Κ[1:(η-1)]、 比较器采样电容为 C2[l:(n-1)]、 比较 单元为 Comp[l:(n-l)] ;

所述状态控制模块包括第二支路组控制开关和 第三支路组控制开关； 所述第二支路组控制开关一端连接于第二支路 组中的第二 MDAC输入开关 和第二 MDAC输入端电容之间的导线 net[2]上， 另一端与地连接；

所述第三支路组控制开关包括 n-1个转换开关，所述每个转换开关的一端连 接于第三支路组中的各个分支路中的第三 MDAC输入开关和第三 MDAC输入端 电容之间， 另一端分别与地或基准电压产生电路连接。

结合图 2， 可知， 第二支路组控制开关为 S2[(k+l):(n+l)]和第三支路组控制 开关为 n-1个转换开关 S2[(n+2):2n]。

所述 MDAC采样网络和比较器采样网络中满足以下关� �：所述 MDAC采样 网络中的 MDAC输入开关与比较器采样网络中的比较器输� �开关宽长比之比与 MDAC采样电容和比较器采样电容之比相等， 且 MDAC采样开关 Sm与比较器 采样开关宽长比之比与 MDAC采样总电容和比较器采样电容之比相等；

所述 MDAC输入开关为第一 MDAC输入开关、 第二 MDAC输入开关或第 三 MDAC输入开关中的任意一个；

所述比较器输入开关为比较器中任一个比较器 采样网络中的比较器信号输 入开关；

所述 MDAC采样电容为第一 MDAC输入端电容、 第二 MDAC输入端电容 或第三 MDAC输入端电容中任意一个；

所述比较器采样电容为比较器中任一个比较器 采样网络中的比较器采样电 容；

所述比较器采样开关为比较器中任一个比较器 采样开关；

所述 MDAC采样总电容为第一 MDAC输入端电容、 第二 MDAC输入端电 容和第三 MDAC输入端电容的总和。

所述状态控制模块与 MDAC采样网络连接，用于控制 MDAC采样网络的工 作状态； 比较放大相时钟信号 Φ 2 为高电平时， 第二支路组控制开关 S2[(k+l):(n+l)]导通； 比较放大相时钟信号 Φ2和第一比较器输出信号 D[l]同时 为高电平时， DAC运算电容 Cl[n+2]接 Vref， 否则接地； 比较放大相时钟信号 Φ 2和第二比较器输出信号 D[2]同时为高电平时， DAC运算电容 Cl[n+3]接 Vref， 否则接地； …； 比较放大相时钟信号 Φ2和第 （n-1 )比较器输出信号 D[n-1]同时 为高电平时， DAC运算电容 Cl[2n]接 Vref， 否则接地。

所述反馈控制模块一端连接在运算放大器的输 出端， 另一端与 MDAC采样 网络连接；

所述运算放大器，用于当时钟稳定电路处于时 钟放大相时使运算放大器的两 个输入端的电压相等；

所述输出短接开关 So， 用于当时钟稳定电路处于时钟采样相时实现运 算放 大器的输出端 Vout接地；

所述时钟稳定电路，用于产生占空比可调的时 钟信号， 并使用时钟信号来控 制 MDAC采样网络、 比较器阵列、 输出短接开关、 状态控制模块和反馈控制模 块的工作状态；

所述基准电压产生电路， 用于产生一组基准电压供比较器阵列使用。

所述时钟稳定电路 DCS为所述占空比可调的时钟稳定电路 DCS, 所述占空 比可调的时钟稳定电路产生的时钟信号包括采 样相时钟信号 Φ 1、 比较放大相时 钟信号 Φ2、 采样相时钟提前关断信号 Φ ΐρ 和放大相时钟信号 Φ3， 所述比较放 大相时钟信号 Φ 2包括比较器比较时间 T_Comp和放大相使用时间； 所述采样相 时钟信号 Φ 1、 比较放大相时钟信号 Φ2为两相非交叠时钟信号。

所述时钟稳定电路在放大相时钟信号 Φ3期间， 利用 (n-1)个第三 MDAC输 入端电容进行 DAC运算， 利用第一 MDAC输入端电容作为反馈电容。

所述 MDAC采样网络中的第一 MDAC输入开关、 第二 MDAC输入开关和 第三 MDAC输入开关为同型开关， 所述比较器阵列中的每一个比较器中的比较 器输入开关为同型开关。

所述 MDAC采样网络中的第一 MDAC输入开关、 第二 MDAC输入开关、 第三 MDAC输入开关均为 nMOS型 boost开关， 所述比较器阵列中的每一个比 较器中的比较器输入开关均为 nMOS型 boost开关。 所述运算放大器的反馈系数为 k/2n。

所述基准电压产生电路的一端为输入基准电压 Vref, 另一端接地。

所述整个采样前端电路的增益为 2n/k。

整个采样前端的工作原理如下： 在时钟采样相， MDAC采样网络和比较器 阵列同时采集输入信号， 在时钟比较相， 比较器将输入信号与阈值电压相比较， 比较器输出结果 D[l:(n-1)]控制第三 MDAC输入端电容 （即 DAC运算电容） Cl[(n+2):2n]左极板接基准电压 Vref或地，同时开关 S2[(k+l):(n+l)]导通， MDAC 采样开关 Sm关断， 实现输入电压与 DAC电压相减， 反馈开关组 S2[l:k]导通， 差值电压经放大后输出。

实施例 2 图 5是本发明的无采保高速采样前端差分实现形� �的电路图，如图所示： 本 实施例与实施例 1的区别仅在于：

本发明提供的一种高速采样前端电路的另一种 实现方式， 所述 MDAC采样 网络均采用差分形式连接实现， 同时， 所述比较器阵列中每个比较器中的比较器 采样网络均采用差分形式连接； 或者所述 MDAC采样网络也可以采用单端形式 连接实现， 同时， 所述比较器阵列中每个比较器中的比较器采样 网络均也可以采 用单端形式连接。

实施例 3

本实施例详细描述高速采样前端电路的工作过 程及其工作原理， 如下： 为了叙述方便， 以下部分将第一 MDAC输入开关称为开关 S[l:k]和 S'[l:k]、 第一 MDAC输入端电容称为电容 Cl[l:k]和 Cl'[l:k]、第二 MDAC输入开关称为 开关 S[(k+l):(n+l)]和 S'[(k+l):(n+l)]、 第二 MDAC 输入端电容称为电容 Cl[(k+l):(n+l)]和 Cl'[(k+l):(n+l)]、 第三 MDAC输入开关称为开关 S[(n+2):2n] 和 S'[(n+2):2n]、 第三 MDAC输入端电容称为电容 Cl[(n+2):2n]和 Cl'[(n+2):2n]、 MDAC采样开关称为开关 Sm。 当采样相时钟信号 Φ 1 为高电平时， 采样前端电路工作在采样相， 开关 S2[l:2n]和 S2'[l:2n]断开， 开关 S[l:2n]和 S'[l:2n]导通， 电容 Cl[l:2n]左极板接输 入信号 Vin+，电容 Cl'[l:2n]左极板接输入信号 Vin-，开关 Sm导通，电容 Cl[l:2n] 右极板接运算放大器 A的负向输入端， 电容 Cl'[l _: 2n]右极板接运算放大器 A的 正向输入端， 运算放大器 A的两个输入端短接， 开关 So导通， 运算放大器 A的 两个输出端短接； 开关 K2[l:(n-1)]和 Κ2'[1:(η-1)]断开， 开关 Κ1[1:(η-1)]禾口 ΚΓ[1:(η-1)]导通， 电容 C2[l: (η-1)]左极板接输入信号 Vin+， 电容 C2'[l: (n-1)]左 极板接输入信号 Vin -， 开关 K[l:(n-1)]和 K'[l:(n-1)]导通， 电容 C2[l: (n-1)]右极 板接比较单元的正向输入端， 电容 C2'[l: (n-1)]右极板接比较单元的负向输入端， 比较单元 Comp[l _: (n-l)]的两个输入端短接。 采样相时钟提前关断信号 Φ lp为采 样时钟， 其下降沿时刻为采样时刻。

当比较放大相时钟信号 Φ2为高电平、 放大相时钟信号 Φ3为低电平时， 采 样前端工作在比较相， 此时开关 S[l:2n]和 S'[l:2n]断开， 开关 S2[l:k]和 S2'[l:k] 断开， 开关 S2[(k+l):(n+l)]和 S2'[(k+l):(n+l)]导通， 电容 Cl[(k+l):(n+l)]和 Cl'[(k+l):(n+l)]左极板接地， 开关 Sm和开关 So 断开； 开关 Kl[l :(n-1)]禾口 ΚΓ[1:(η-1)]断开，开关 Κ[1:(η-1)]和 Κ'[1:(η-1)]断开，开关 Κ2[1:(η-1)]和 K2'[l： (n-1)] 导通， 比较器采样电容 C2[l]接参考电压 Vth[l]， C2[2]接参考电压 Vth[2]， …， C2[n-1]接参考电压 Vth[n-1]， 比较器采样电容 C2'[l]接参考电压 Vth[n-1]， C2'[2] 接参考电压 Vth[n-2]， …， C2'[n-1]接参考电压 Vth[l]， 比较器开始比较； 一段时 间以后， 比较器输出比较结果 D[l:(n-1)]， D[l :(n-1)]与比较放大相时钟信号 Φ2 与后作为开关 S2[(n+2):2n]和 S2'[(n+2):2n]的控制信号； D[l] & 比较放大相时钟 信号 Φ2为高电平时， 开关 S2[n+2]接 Vref, S2'[n+2]接地,否则， 开关 S2[n+2]接 地， S2'[n+2]接 Vref; D[2] & 比较放大相时钟信号 Φ2为高电平时， 开关 S2[n+3] 接 Vref, S2'[n+3]接地,否贝 lj，开关 S2[n+3]接地， S2'[n+3]接 Vref; …； D[n-1] & 比 较放大相时钟信号 Φ2为高电平时， 开关 S2[2n]接 Vref, S2'[2n]接地， 否则， 开 关 S2[2n]接地， S2'[2n]接 Vref。

当比较放大相时钟信号 Φ2为高电平、 放大相时钟信号 Φ3为高电平时， 采 样前端工作在放大相， 此时开关 S[l:2n]和 S'[l:2n]断开， 开关 S2[l:k]和 S2'[l:k] 导通， 电容 Cl[l:k]左极板接运放输出端 Vout+， 电容 Cl'[l:k]左极板接运放输出 端 Vout -， 形成反馈； 开关 S2[(k+l):(n+l)]和 S2'[(k+l):(n+l)]导通， 电容 Cl[(k+l):(n+l)]和 Cl'[(k+l):(n+l)]左极板接地， 开关 Sm和开关 So断开； 开关 S2[(n+2):2n]和 S2'[(n+2):2n]导通， 电容 Cl[(n+2):2n]和 Cl'[(n+2):2n]接参考电压 Vref或地。 此时 MDAC从输入信号中减去对应的被量化的输入信� �， 并生成放 大后的残差输出 (Vout+)- (Vout-)。

采样相期间， MDAC采样网络的时间常数为： --(~ +—R _sll )-∑Cl[l:2n] = (-R _{Sm +} —R _sm ).Cl ， 其中 =1,··· (9) 其中为 CI为采样电容之和， ^^ 为采样开关 Sm的导通电阻。

即 C1表示单端 MDAC采样总电容， 为单端第一 MDAC输入端电容、 单端 第二 MDAC输入端电容和单端第三 MDAC输入端电容的总和。

采样相期间， 比较器网络的时间常数为:

1

(R _Km + -R _Kin )-C2[i] ， 其中 = 1,···,("— 1) (10)

2

网络匹配要求：

MDC " Comp (Π) 而

1

R (13)

c _ox (―) _S[i] y _£

W

其中， 为电子的迁移率， C。 _x 为单位面积的栅氧化层电容， （ ) _s 为 MDAC 采样开关 Sm的宽长比， （^") _5[1] 为^10八。输入开关 S[i]的宽长比， （ - )

乙 L 较器输入开关 Kl[i]的宽长比， （^)^为比较器采样开关 K[i]的宽长比，

L

电源电压。

由式 （9) ~ (15) 可得

因此， 只要在设计时满足 （17) 和 （18)， 就能满足式 （16)， 也就实现了 MDAC采样网络和比较器阵列的精确匹配:

时间常数的失配将导致 MDAC采样网络和比较器阵列采到不同的输入信 号， 这两个信号的差值可以等效为比较器失调误差 ：

― f ― (19) 其中， Λ为输入信号频率。

放大相期间， 运算放大器 Α的反馈系数为：

₀ ∑Cl[l : k] C _f _ k 反馈电容

(20)

∑C1[1 : 2«] CI In 采样电容 综上所述， 首先， 对比 （8)式和 （17 )、 ( 18)式可知， 本发明的 MDAC采 样网络和比较器阵列时间常数的匹配性与器件 尺寸的绝对值、工艺常数、 电源电 压、 流经器件的电流等因素无关， 仅与器件宽长比的比值有关； 只要 MDAC输 入开关与比较器输入开关宽长比之比与 MDAC采样电容和比较器采样电容之比 相等，同时 MDAC采样开关与比较器采样开关宽长比之比与 MDAC采样电容和 比较器采样电容之比相等，就能实现 MDAC采样网络和比较器阵列的精确匹配。 由式 （19 ) 可知， 在等效比较器失调误差一定的情况下， 时间常数的失配

(½m _C - 。 _mp )越小， 采样网络能够容忍的输入信号频率 越高， 因此， MDAC 采样网络和比较器阵列的精确匹配将大幅提高 采样前端电路的输入带宽。

其次， 对比式 （8) 和式 （20) 可知， 本发明采样前端中运算放大器的反馈 系数为传统采样前端的两倍以上， 因此， 在相同的建立时间下， 需要的运算放大 器带宽仅为传统的无采保采样前端运算放大器 带宽的 50%以下，运算放大器设计 难度降低， 功耗节省 50%以上。

第三， 本发明的采样前端， 利用占空比可调的时钟稳定电路 DCS来生成时 钟信号包括采样相时钟信号 Φ 1、比较放大相时钟信号 Φ2、采样相时钟提前关断 信号 Φ ΐρ 和放大相时钟信号 Φ 3 ; 可根据电路需要调整采样相 Φ 1、 比较相 T_Comp、 放大相时钟信号 Φ3 时间， 适当縮短采样相时间， 增加放大相时间， 从而达到提高采样率的目的。

另夕卜， 为提高采样的线性度， 本发明的 MDAC输入开关 S[l:2n]和比较器输 入开关 Kl[l:2n]均采用 boost开关。

以上所述仅为本发明的优选实施例， 并不用于限制本发明， 显然， 本领域的 技术人员可以对本发明进行各种改动和变型而 不脱离本发明的精神和范围。 这 样， 倘若本发明的这些修改和变型属于本发明权利 要求及其等同技术的范围之 内， 则本发明也意图包含这些改动和变型在内。