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Title:
INDUCTOR ELEMENT, INTEGRATED CIRCUIT DEVICE, AND THREE-DIMENSIONALLY PACKAGED CIRCUIT DEVICE
Document Type and Number:
WIPO Patent Application WO/2009/139372
Kind Code:
A1
Abstract:
Provided are an inductor element, an integrated circuit device, and a three-dimensionally packaged circuit device, in which wires are threaded even in the openings of coils, thereby to enhance the using efficiencies thereof.  In horizons vertically adjacent to each other, at least two horizons having mutually different main wiring directions are individually provided with coil elements along the individual main wiring directions, and each coil element is connected with a coil element formed in a different horizon, thereby constituting one coil.

Inventors:
KURODA TADAHIRO (JP)
Application Number:
PCT/JP2009/058819
Publication Date:
November 19, 2009
Filing Date:
May 12, 2009
Export Citation:
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Assignee:
UNIV KEIO (JP)
KURODA TADAHIRO (JP)
International Classes:
H01L21/822; H01F17/00; H01L23/12; H01L25/065; H01L25/07; H01L25/18; H01L27/04; H05K1/16; H05K3/46
Foreign References:
JP2002009244A2002-01-11
JP2005252272A2005-09-15
JPH0786523A1995-03-31
JP2003078017A2003-03-14
JP2005228981A2005-08-25
Attorney, Agent or Firm:
MANABE Kiyoshi et al. (JP)
Kiyoshi Manabe (JP)
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Claims:
上下方向で隣接する層準において互いの主配線方向が異なる少なくとも2つの層準のそれぞれに各主配線方向に沿うコイル要素を設け、前記各コイル要素を異なった層準に設けたコイル要素と接続することにより1つのコイルを構成するインダクタ素子。
前記各層準に設けるコイル要素が、中央部を挟んで対向する少なくとも主要部が直線状のコイル要素からなり、前記各コイル要素の両端を異なった層準に設けたコイル要素に接続することにより1つのコイルを構成する請求項1記載のインダクタ素子。
前記1つのコイルが、互いの主配線方向が直交する2つの層準のコイル要素により構成される請求項1または2に記載のインダクタ素子。
前記各コイル要素が、全て直線状の配線パターンからなる請求項3記載のインダクタ素子。
前記コイル要素の少なくとも一部が、直線状の主配線パターンと折線状の副配線パターンにより構成される請求項3記載のインダクタ素子。
前記各コイル要素が、直線状の主配線パターンと前記直線状の主配線パターンの両端に接続されるとともに、前記中央部に向かって45°折れ曲がった折れ曲がりパターンからなり、前記1つのコイルの投影平面パターンが八角形状のスパイラルパターンを構成する請求項3記載のインダクタ素子。
前記1つのコイルが、互いの主配線方向が直交する2つの層準のコイル要素により構成されるサブコイルを2つ積層して構成されるとともに、前記サブコイルの内の第1のサブコイルが内側に向かって巻回し、前記サブコイルの内の第2のサブコイルが外側に向かって巻回する請求項1または2に記載のインダクタ素子。
前記1つのコイルが、互いの主配線方向が順次45°傾斜する4つの層準に設けた少なくとも主要部が直線状のコイル要素を、前記4つの層準間を隣接する層準を第1の層準から第4の層準に向かって順次繰り返して接続して構成される請求項1または2に記載のインダクタ素子。
前記1つのコイルの中央部に、前記各層準の主配線方向に沿った周辺配線が配置されている請求項1乃至8のいずれか1項に記載のインダクタ素子。
請求項1乃至9のいずれか1項に記載のインダクタ素子を半導体チップに設けた集積回路装置。
請求項1乃至9のいずれか1項に記載のインダクタ素子を実装基板に設けた集積回路装置。
請求項10または11に記載の積回路装置を複数個積み重ねるとともに、前記各集積回路装置間の通信を前記インダクタ素子を用いて磁気的に行う三次元実装回路装置。
Description:
インダクタ素子、集積回路装置 及び、三次元実装回路装置

 本発明はインダクタ素子、集積回路装置 及び、三次元実装回路装置に関するもので り、特に、ICベアチップやプリント基板等 基板間の通信を磁気的に行うためのインダ タ素子を他の配線の配置に多大の影響を与 ることなく形成するための構成に特徴のあ インダクタ素子、集積回路装置、及び、三 元実装回路装置に関するものである。

 近年、携帯用電子機器等の小型化に伴っ 半導体集積回路装置等の高密度実装が求め れており、それに応えるために複数の半導 チップを三次元的に積層する三次元実装が みられている。

 このような三次元実装半導体集積回路装置 おいては、各半導体チップ間で信号のやり りを行うために、一般的には各半導体チッ 間をマイクロバンプで接続することになる しかし、3つ以上の半導体チップを積層させ る場合には、中間に設ける半導体チップにチ ップを貫通するスルービアを形成する必要が ある。
 このような半導体チップを貫通するスルー アを形成するためには、複雑な製造工程を 要とするとともに、高い加工精度が要求さ る。

 また、他の方法としては、半導体チップ を容量性結合により電気的に接続すること 提案されている。この場合も、半導体チッ が2つの場合には問題はないものの、3つ以 になると信号の伝送効率が急激に低下する それを補うためには出力を大きくする必要 あるので、消費電力が増大するという問題 ある。

 さらに、他の方法として、半導体チップ アンテナを搭載することによってチップ間 信を行うことも提案されている。しかし、 の場合も半導体チップが3つ以上になると伝 送効率が低下するという問題がある。

 即ち、半導体チップは、不純物ドープ領域 形成したシリコン基板上に、酸化膜や窒化 等の層間絶縁膜を設けて多層配線構造を形 しているため、アンテナで発生した電界が 導体チップを通過する場合に、不純物ドー 領域、シリコン基板、酸化膜及び窒化膜等 互いに異なった誘電率を有する領域を通過 ることになる。
 電界が異なった誘電率を有する膜を通過す 場合には、その界面で反射が生じるため伝 効率が低下することになる。

 そこで、本発明者らは、LSI(集積回路装置 )チップのチップ上の配線により形成される イルを介して積層実装されたチップ間で誘 結合による磁界による通信を行うことを提 している(例えば、特許文献1乃至特許文献7 及び、非特許文献1乃至非特許文献8参照)。

 ここで、本発明者等の提案による磁界通信 三次元実装集積回路装置を説明する。
 図11は、本発明者等の提案による磁界通信 ためのコイルの構成説明図であり(例えば、 特許文献2のFig.2参照)、図11(a)は概念的斜視 であり、図11(b)は概念的投影平面図である

 図に示すように、中層と上層とに投影的に ぼ重なる2対ずつの矩形スパイラル状コイル パターンを金属配線を利用して形成し、ビア によって上下の矩形スパイラル状コイルパタ ーンを交互に接続して一つのコイルを構成す るものである。
 具体的には、A点からコイルの配線を辿ると 、例えば、下層金属配線でA点から線を引き し(一点鎖線)、ビア(菱形)で中層金属配線に 続し、中層金属配線を時計周りに1周巻いた のち(点線)、ビア(四角)で上層金属配線と接 する。上層金属配線を時計周りに2巻きした ち(実線)、ビア(四角)で中層金属配線と接続 して中層金属配線を時計周りに2巻きし(点線) 、ビア(四角)で再び上層金属配線と接続し、 層金属配線を時計周りに1巻きして(実線)、B 点に引出している。

 また、本発明者等はこの様なコイルを利 した磁界通信において、送信側コイルから 号が1:1に対向する受信側コイルだけではな 、この受信側コイルに隣接配置された受信 コイルにも入力されるクロストークに関し も検討を行っている。この検討によれば、 接するコイルを間隔を所定の間隔に設定す ことにより、磁束密度Bを受信コイル内で積 分した値が0になること、即ち、クロストー を防止することができることを見いだして る(例えば、特許文献4参照)。

 さらに、本発明者等は、このような一対の 向するコイル間に周辺配線を配置した場合 、信号の伝送効率に与える周辺配線の影響 検討している(例えば、非特許文献8参照)。 の検討結果によれば、通常のバスラインの うに一方向に延在する周辺配線は伝送効率 殆ど影響を与えないことを確認している。
 但し、閉回路を構成するような配線パター の場合には、コイルからの磁界により周辺 線に渦電流が発生して、この渦電流が伝送 率を妨げる原因となる。

特開2005-228981号公報

特開2005-348264号公報

特開2006-050354号公報

特開2006-066454号公報

特開2006-105630号公報

特開2006-173986号公報

特開2006-173415号公報

D.Mizoguchi et al,”A 1.2Gb/s/pin Wireless Super connect based on Inductive Inter-chip Signaling(IIS)” ,IEEE International Solid-State Circuits Conference(ISSC C’04),Dig.Tech.Papers,pp.142-143,517,Feb.2004 N.Miura et al,”Analysis and Design of Transcei ver Circuit and Inductor Layout for Inductive Inter-c hip Wireless Superconnect”, Symposium on VLSI Circui ts,Dig.Tech.Papers,pp.246-249,Jun.2004 N.Miura et al,”Cross Talk Countermeasures in I nductive Inter-Chip Wireless Superconnect”,in Proc.IEE E Custom Integrated Circuits Conference(CICC’04),pp.99 -102,Oct.2004 N.Miura,D.Mizoguchi,M.Inoue,H.Tsuji,T.Sakurai,and T.K uroda,”A 195Gb/s 1.2W 3D-Stacked Inductive Inter-Chip  Wireless Superconnect with Transmit Power Control Sc heme”,IEEE International Solid-State Circuits Conferen ce(ISSCC’05),Dig.Tech.Papers,pp.264-265,Feb.2005 N.Miura,D.Mizoguchi,M.Inoue,K.Niitsu,Y.Nakagawa,M.Tago ,M.Fukaishi,T.Sakurai,and T.Kuroda,”A 1Tb/s 3W Inducti ve-Coupling Transceiver for Inter-Chip Clock and Data Link”,IEEE International Solid-State Circuits Confere nce(ISSCC’06),Dig.Tech.Papers,pp.424-425,Feb.2006 N.Miura,H.Ishikuro,T.Sakurai, and T.Kuroda,”A 0.1 4pJ/b Inductive-Coupling Inter-Chip Data Transceiver wi th Digitally-Controlled Precise Pulse Shaping”,IEEE I nternational Solid-State Circuits Conference(ISSCC’07), Dig.Tech.Papers,pp.264-265,Feb.2007 N.Miura,Y.Kohama,Y.Sugimori,H.Ishikuro,T.Sakurai,and  T.Kuroda,”An 11Gb/s Inductive-Coupling Link with Burs t Transmission”,IEEE International Solid-State Circuit s Conference(ISSCC08),Dig.Tech.Papers,pp.298-299,Feb.2008 K.Niitu,Y.Sugimori,Y.Kohama,K.Osada,N.Irei,H.Ishikuro, and T.Kuroda,”Interference from Power/Signal Lines an d to Sram Circuirs in 65nm CMOS Inductive-Coupling L ink”,IEEE Asian Solid-State Circuits Conference,Dig.Te ch.Papers,pp.131-134,Nov.2007

 しかし、こうした従来の構成のコイルで 、同一平面で巻回するスパイラルパターン 形成しているので、同じ層の他の金属配線 コイルを横断できない。したがって、コイ の中央に配線が使われていない領域(開口部 )が存在しても、この領域を活用できず、配 はコイルの回りを迂回しなければならない いう問題がある。

 図12は、コイルと周辺配線との関係を示す 念的投影平面図であり、この場合には、上 金属配線と中層金属配線とを交互に接続す ことによって迂回パターンを形成した例を している。
 このように、従来の構成のコイルを用いる 、集積回路の配線の利用効率が低下すると う問題があった。

 したがって、本発明は、コイルの開口部 も配線を通して配線の利用効率を高めるこ を目的とする。

 図1は本発明の原理的構成図であり、ここで 図1を参照して、本発明における課題を解決 るための手段を説明する。
 なお、図における符号3はコイル要素を接続 する接続ビアである。
 図1参照
 上記課題を解決するために、本発明は、イ ダクタ素子であって、互いに上下方向で隣 する層準において互いの主配線方向が異な 少なくとも2つの層準のそれぞれに各主配線 方向に沿うコイル要素1,2を設け、各コイル要 素1(2)を異なった層準に設けたコイル要素2(1) 接続することにより1つのコイルを構成する 。
 なお、本願明細書において「層準」とは、 じ階層の配線層が存在する層を意味する。

 このように、各層準のそれぞれに各主配線 向に沿うコイル要素1,2を設けることによっ 、各層準においてコイルの中央部において イル要素1,2の延在方向と異なる方向が開放 れた平面を構成するので、コイル要素1,2の 在方向に沿って開口部を通過するように周 配線を配置することが可能になる。
 特に、各コイル要素1(2)としては、中央部を 挟んで対向する少なくとも主要部が直線状の コイル要素1,2が典型的なものである。

 この1つのコイルは、互いの主配線方向が直 交する2つの層準のコイル要素1,2により構成 ても良い。
 この場合、各コイル要素1,2を全て直線状の 線パターンから構成しても良いし、或いは コイル要素1,2の少なくとも一部を、直線状 主配線パターンと折線状の副配線パターン より構成しても良い。

 さらには、各コイル要素1,2を、直線状の主 線パターンと直線状の主配線パターンの両 に接続されるとともに、中央部に向かって4 5°折れ曲がった折れ曲がりパターンとにより 構成しても良く、投影平面パターンが八角形 状のスパイラルパターンからなる一つのコイ ルを構成することができる。
 このように、円形パターンに近づけること よって、コイルの性能を向上することがで る。

 また、1つのコイルを互いの主配線方向が 直交する2つの層準のコイル要素1,2により構 されるサブコイルを2つ積層して構成しても い。この場合、サブコイルの内の第1のサブ コイルが内側に向かって巻回し、サブコイル の内の第2のサブコイルが外側に向かって巻 するようにすれば良く、同じ専有面積で2倍 インダクタンスを得ることができる。

 さらに、1つのコイルを、互いの主配線方向 が順次45°傾斜する4つの層準に設けた少なく も主要部が直線状のコイル要素1,2を、4つの 層準間を隣接する層準を上下方向の一つの方 向に沿って順次接続して構成しても良い。
 この場合も八角形状のスパイラルパターン らなる一つのコイルを構成することができ ので、コイルの性能を向上することができ 。

 上述の各1つのコイルの中央部には、各層 準の主配線方向に沿った周辺配線が配置する ことが望ましく、それによって、配線密度を 向上することができるので、集積度向上に寄 与することができる。

 上述の構成のインダクタ素子の典型的形 は、半導体集積回路装置となる半導体チッ に搭載されたインダクタ素子であるが、プ ント基板等の実装基板に搭載して集積回路 置を構成しても良い。

 また、この様な積回路装置を複数個積み ねて三次元実装回路装置を構成することに って、各集積回路装置間の通信をインダク 素子を用いて磁気的に行うことができる。 それによって、高度な加工精度等を要する となく、大きな伝送効率で基板間通信を行 ことができる。

 本発明の集積回路によれば、コイルの開 部の配線資源を利用してコイルを横断する 線を作れるので、より小さな面積と少ない 線やビアでコイルとその他の回路の配線を 積することができる。

本発明の原理的構成の説明図である。 本発明の実施例1のインダクタ素子の構 成説明図である。 周辺配線を加えたインダクタ素子の概 的投影平面図である。 本発明の実施例1のインダクタ素子の製 造工程の説明図である。 本発明の実施例1のインダクタ素子を備 えた半導体チップを積層した三次元半導体集 積回路装置の概念的構成図である。 本発明の実施例2のインダクタ素子の概 念的投影平面図である。 本発明の実施例3のインダクタ素子の構 成説明図である。 本発明の実施例4のインダクタ素子の概 念的投影平面図である。 本発明の実施例5のインダクタ素子の概 念的投影平面図である。 本発明の実施例6のインダクタ素子の 念的投影平面図である。 本発明者等の提案による磁界通信のた めのコイルの構成説明図である。 コイルと周辺配線との関係を示す概念 的投影平面図である。

 本発明は、隣接する層準において互いの主 線方向が異なる少なくとも2つの層準のそれ ぞれに各主配線方向に沿うコイル要素を設け 、各コイル要素を異なった層準に形成したコ イル要素に接続することにより1つのコイル 構成するものである。
 典型的には、互いの主配線方向が異なる少 くとも2つの層準のそれぞれに各主配線方向 に沿うとともに中央部を挟んで対向する少な くとも主要部が直線状のコイル要素を設け、 各コイル要素の両端を異なった層準に設けた コイル要素に接続することにより1つのコイ を構成するものである。
 この場合の1つのコイルのインダクタンスは 、現在の典型値として1~10nHとなるように構成 するものであり、この程度のインダクタンス により基板間通信は可能となる。 

 この場合のコイル要素は全て直線状の配線 ターンから構成しても良いし、或いは、コ ル要素の少なくとも一部を、直線状の主配 パターンと折線状の副配線パターンにより 成しても良い。
 さらには、コイル要素を、直線状の主配線 ターンと直線状の主配線パターンの両端に 続されるとともに、中央部に向かって45°折 れ曲がった折れ曲がりパターンとにより構成 しても良い。

 また、この1つのコイルは、互いの主配線方 向が直交する2つの層準のコイル要素により 成しても良い。
 この場合、1つのコイルを互いの主配線方向 が直交する2つの層準のコイル要素により構 されるサブコイルを2つ積層して構成しても い。

 或いは、1つのコイルを、互いの主配線方向 が順次45°傾斜する4つの層準に設けた少なく も主要部が直線状のコイル要素を、4つの層 準間を隣接する層準を第1の層準から第4の層 に順に向かうように順次接続して構成して 良い。
 即ち、層準 →層準 →層準 →層準 →層準 →層準 →層準 →層準 →層準 →層準 ・・・・となるように接続する。

 また、典型的には、1つのコイルの中央部 には、各層準の主配線方向に沿った周辺配線 が配置される。

 また、このようなインダクタ素子を搭載 た半導体チップ或いは実装基板を複数個積 重ねて三次元実装回路装置を構成すること よって、各集積回路装置間の通信をインダ タ素子を用いて磁気的に行う。

 以上を前提として、次に、図2乃至図5を参 して、本発明の実施例1のインダクタ素子を 明する。
 図2は、本発明の実施例1のインダクタ素子 構成説明図であり、図2(a)は概念的斜視図で り、図2(b)は、概念的投影平面図である。
 図に示すように、第1層金属配線で直線状の 第1コイル要素10を形成し、第2層金属配線で 1コイル要素10と直交する方向に延在する第2 イル要素30を形成し、第1コイル要素10と第2 イル要素30を交互に巻回するように接続ビ 20で接続して時計回りで巻回する一つのコイ ルを構成する。
 この場合のコイル要素の配線方向は、各層 おける主配線、例えば、バスラインの配線 向に沿った方向に形成する。
 ここでは、コイル要素10,30を例えば1μmルー のラインアンドスペースパターンにより構 し、最外周のコイル要素10,30の長さは、例 ば、100μmとする。 なお、図2(b)において、 2コイル要素30を実線で表し、第1コイル要素1 0を点線で表している。

 A点からコイルの配線を辿ると、A点から線 引き出して第2コイル要素30 とし、この第2コイル要素30 の他端を接続ビア20 で第1コイル要素10 と接続し、この第1コイル要素10 の他端を接続ビア20 で第2コイル要素30 と接続する。
 次いで、この第2コイル要素30 の他端を接続ビア20 で第1コイル要素10 と接続し、この第1コイル要素10 の他端を接続ビア20 で第2コイル要素30 と接続する。
 次いで、この第2コイル要素30 の他端を接続ビア20 で第1コイル要素10 と接続し、この第1コイル要素10 の他端を接続ビア20 で第2コイル要素30 と接続する。
 次いで、この第2コイル要素30 の他端を接続ビア20 で第1コイル要素10 と接続し、この第1コイル要素10 の他端を接続ビア20 で第2コイル要素30 と接続する。
 次いで、この第2コイル要素30 の他端を接続ビア20 で第1コイル要素10 と接続し、この第1コイル要素10 の他端を接続ビア20 10 で第2コイル要素30 と接続する。
 次いで、この第2コイル要素30 の他端を接続ビア20 11 で第1コイル要素10 と接続し、最後にこの第1コイル要素10 の他端を接続ビア20 12 でB点に引出している。

 図3は、周辺配線を加えたインダクタ素子の 概念的投影平面図であり、ここでは、インダ クタ素子を構成するコイル要素と周辺配線の 区別を容易にするために、周辺配線を細線で 図示している。
 なお、ここでも、第2層金属配線で構成され る周辺配線35を実線で表し、第1層金属配線で 構成される周辺配線15を点線で示している。
 図に示すように、周辺配線15,35はそれぞれ イルの中央の開口部を通過するように形成 れており、コイルの開口部の配線資源を利 しながらコイルを横断するように配線を配 している。

 次に、図4を参照して、本発明の実施例1の のようなインダクタ素子の製造方法を説明 る。
 なお、説明を簡単にするために各層間絶縁 を1層構造で説明するが、実際には研磨スト ッパー層を設けた多層構造膜で構成されてい る。
 まず、図4(a)に示すように、厚さが、例えば 、0.8μmの第1層間絶縁膜11に深さが0.4μmの溝12 形成したのち、TaN膜13を介してCu膜14を堆積 、CMP(化学機械研磨)法により平坦化するこ によって埋込配線構造の第1コイル要素10を 成する。

 次いで、図4(b)に示すように、厚さが、例 えば、0.4μmの第2層間絶縁膜21を設けたのち、 各第1コイル要素10の両端部に接する位置にビ アホール22を形成し、次いで、このビアホー 22をTaN膜23を介してW膜24で埋め込んだのち、 再び、CMP法により平坦化することによって接 続ビア20を形成する。

 次いで、図4(c)に示すように、厚さが、例 えば、0.4μmの第3層間絶縁膜31にその両端が接 続ビア20に接するとともに、対向する1対の第 1コイル要素10を接続する深さが、例えば、0.4 μmの溝32を形成したのち、TaN膜33を介してCu膜 34を堆積し、再び、CMP法により平坦化するこ によって埋込配線構造の第1コイル要素10を 成することによって、上述の図2(a)に示した インダクタ素子が形成される。

 このように、本発明の実施例1においては 、直線状パターンのコイル要素を交互に組み 合わせて一つのコイルを構成しているので、 パターン形成工程が容易になるともに、中央 の開口部を周辺配線形成領域として有効に活 用することができる。

 図5は、本発明の実施例1のインダクタ素 を備えた半導体チップを積層した三次元半 体集積回路装置の概念的構成図であり、各 導体チップ101~103に設けたインダクタ素子111~ 113を用いてチップ間通信を行う。

 但し、この場合のインダクタ素子111~113は、 受信用コイル111 ~113 と送信用コイル111 ~113 の対で構成するものである。
 なお、受信用コイル111 ~113 と送信用コイル111 ~113 とは隣接して設けても良いし、投影的に重な るように上下に分けて設けても良い。

 この場合、インダクタ素子111~113を上記の特 許文献4で開示したように、クロストークが じない間隔で配置すれば良い。
 また、各コイルの中央の開口部を横断する うに周辺配線を配置しても、上記の非特許 献8で確認したように、周辺配線が基板間通 信の伝送効率に影響を与えることはない。

 次に、図6を参照して、本発明の実施例2の ンダクタ素子を説明するが、平面パターン 異なるだけで、基本的製造工程は上記の実 例1と全く同様であるので、概念的投影平面 のみ説明する。
 図6は、本発明の実施例2のインダクタ素子 概念的投影平面図であり、上述の図10に示し た従来のインダクタ素子の投影平面パターン と同じになるようにパターン形成したもので あり、この場合には、第2層金属配線層を用 て2本の引き出し線を取ったものである。

 この実施例2においては、接続ビアを矩形の コーナー部に形成するようにしているため、 上述の実施例1と比較して、第1層金属配線層 構成される第1コイル要素10 ,10 10 が折れ曲がっているが、コイルを横断する周 辺配線も実施例1と同様に形成することがで る。

 このように、レイアウトの都合でコイル 辺の一部を少し曲げることがあるが、その とによってコイルを横断通過できなくなる の周辺配線の数が比較的少ない場合は、特 問題は発生しない。

 次に、図7を参照して、本発明の実施例3の ンダクタ素子を説明するが、この実施例3は 上述の実施例1のインダクタ素子を2つ重ね 接続したものである。
 図7(a)は、本発明の実施例3のインダクタ素 の概念的投影平面図であり、図7(b)は、コー ー部の概略的斜視図であり、また、図7(c)は B点の引出部の概略的斜視図であり、図7(d)は2 つのサブコイルの接続部の概念的斜視図であ る。
 ここでも、コイル要素10,30,50,70を例えば1μm ールのラインアンドスペースパターンで形 する。
 なお、図において、第1コイル要素10は点線 、第2コイル要素30は実線で、第3コイル要素 50は一点鎖線で、第4コイル要素70は二点鎖線 示している。

 図に示すように、まず、第1層金属配線で直 線状の第1コイル要素10を形成し、第2層金属 線で第1コイル要素10と直交する方向に延在 る第2コイル要素30を形成し、第1コイル要素1 0と第2コイル要素30を交互に巻回するように 続ビア20で接続して時計回りで巻回する第1 サブコイルを構成する。
 なお、この場合には、実施例1のコイルとは 逆に時計回りで内側に巻き込むように巻回す る。

 次いで、第3層金属配線で直線状の第3コイ 要素50を形成し、第4層金属配線でコイル要 50と直交する方向に延在する第4コイル要素70 を形成し、第2コイル要素50と第4コイル要素70 を交互に巻回するように接続ビア60で接続し 時計回りで巻回する第2のサブコイルを構成 する。
 なお、この場合には、実施例1のコイルと全 く同等になる。

 なお、第1のサブコイルと第2のサブコイル 、図7(d)に示すように、接続ビア40で接続さ ている。
 また、B点の引出部は図7(c)に示すように、 続ビア20-接続ビア40-接続ビア60と順に接続さ れて、最後に第4層金属配線層で引き出され 。
 なお、接続ビア20と接続ビア40との間は第2 金属配線層を利用して形成した接続導体36を 介して接続され、また、接続ビア40と接続ビ 60との間は第3層金属配線層を利用して形成 た接続導体56を介して接続される。

 この本発明の実施例3の場合には、同じ平 面面積で2倍のインダクタンスを有するコイ を実現することができる。

 次に、図8を参照して、本発明の実施例4 インダクタ素子を説明するが、この実施例4 、上述の実施例1のインダクタ素子と同じ投 影平面形状のものを、上記の実施例3と同様 4つの層準に設けたコイル要素により構成す ものである。

 図8は、本発明の実施例4のインダクタ素子 概念的投影平面図であり、ここでも、コイ 要素10,30,50,70を例えば1μmルールのラインア ドスペースパターンで形成する。
 なお、図において、第1コイル要素10は点線 、第2コイル要素30は実線で、第3コイル要素 50は一点鎖線で、第4コイル要素70は二点鎖線 示している。

 図に示すように、第1層金属配線で直線状 の第1コイル要素10を形成し、第2層金属配線 第1コイル要素10と直交する方向に延在する 2コイル要素30を形成し、第3層金属配線で第1 コイル要素10とコイルの開口部を介して投影 面図として対向する直線状の第3コイル要素 50を形成し、第4層金属配線で第2コイル要素30 とコイルの開口部を介して投影平面図として 対向する第4コイル要素70を形成する。

 この時、第1コイル要素10の一端を接続ビア2 0を介して第2コイル要素30の一端と接続し、 2コイル要素30の他端を接続ビア40を介して第 3コイル要素50の一端と接続し、第3コイル要 50の他端を接続ビア60を介して第4コイル要素 70の一端と接続し、第4コイル要素70の他端を 続部80を介して他の第1コイル要素10の一端 接続する。
 このような接続を必要とする回数繰り返す とにより実施例4のコイルとなる。
 なお、接続部80は、上記の図7(c)に示した構 と同様に、接続ビア20-接続導体-接続ビア40- 接続導体-接続ビア60と順に積層した構成とな る。

 この本発明の実施例4の場合には、一つの 層準に設けるコイル要素はコイルの開口部に 対して一方の方向のみであるので、各層準に おける周辺配線の配置自由度が増すことにな る。

 次に、図9を参照して、本発明の実施例5の ンダクタ素子を説明するが、平面パターン 異なるだけで、基本的製造工程は上記の実 例1と全く同様であるので、概念的投影平面 のみ説明する。
 図9は、本発明の実施例5のインダクタ素子 概念的投影平面図であり、投影平面パター が八角形状になるようコイル要素の形状を 更したものである。
 この場合、第1コイル要素10 11 ~10 16 を第1層金属配線層の主配線方向に沿った直 部と、その両端に設けた45°中央よりに傾斜 た傾斜部により構成する。また、第2コイル 要素30 11 ~30 16 も第2層金属配線層の主配線方向に沿った直 部と、その両端に設けた45°中央よりに傾斜 た傾斜部により構成する。

 そして、これらの第1コイル要素10 11 ~10 16 と第2コイル要素30 11 ~30 16 を接続ビア20 21 ~20 32 によって交互に順次接続する。
 この場合も、上記の実施例1と同様に、コイ ルの中央の開口を横断するように周辺配線を 配置することができる。

 本発明の実施例5においては、投影平面パ ターンを八角形状にして円形に近づけている ので、実施例1の矩形状コイルに比べてコイ の性能を向上することができる。

 次に、図10を参照して、本発明の実施例6の ンダクタ素子を説明する。
 図10は、本発明の実施例6のインダクタ素子 概念的投影平面図であり、この場合、第1コ イル要素10 31 ~10 36 を第1層金属配線層の主配線方向に沿った直 部で形成し、第2のコイル要素30 31 ~30 36 を第1層金属層の主配線方向に対して45°傾斜 た第2層金属配線層の主配線方向に沿った直 線部で形成する。
 また、第3のコイル要素50 31 ~50 36 を第2層金属層の主配線方向に対して45°傾斜 た第3層金属配線層の主配線方向に沿った直 線部で形成し、第4のコイル要素70 31 ~70 36 を第3層金属層の主配線方向に対して45°傾斜 た第4層金属配線層の主配線方向に沿った直 線部で形成する。

 これらの第1コイル要素10 31 ~10 36 、第2のコイル要素30 31 ~30 36 、第3のコイル要素50 31 ~50 36 、第4のコイル要素70 31 ~70 36 を接続ビア20 41 ~20 46 、接続ビア40 31 ~40 36 、接続ビア60 31 ~60 36 、で順次巻回するように接続していく。
 なお、この場合、第1コイル要素10 31 ~10 36 から第4のコイル要素70 31 ~70 36 への接続部80 31 ~80 36 においては、上記の図7(c)に示したように、3 のビアが2つの接続導体を介して積層した構 造になっている。

 本発明の実施例6においても、投影平面パタ ーンを八角形状にして円形に近づけているの で、実施例1の矩形状コイルに比べてコイル 性能を向上することができる。
 また、この場合には、全てのコイル要素を 線要素のみで構成しているので、上記の実 例4のように同じ層準において45°傾斜した ターンを利用する必要がないので、回路パ ーンの設計が容易になる。

  以上、本発明の各実施例を説明したが 本発明は各実施例に記載した構成及び条件 限られるものではなく、各種の変更が可能 あり、例えば、6層構造或いは8層構造でコイ ルを構成しても良いものである。

 また、上記の実施例4においては4つの層準 設けたコイル要素を順次接続することによ てコイルを構成しているが、層準は4つに限 れるものではなく任意である。
 例えば、3つの層準でコイルを構成する場合 には、中間の層準に形成するコイル要素をコ イルの開口部を介して対向するように形成し 、コイル要素10-コイル要素30-コイル要素50-コ イル要素30-コイル要素10-コイル要素30・・・ いうように順次接続すれば良い。

 また、上記の各実施例においては、シング ダマシン法を用いてコイル要素と接続ビア 別工程で形成しているが、デュアルダマシ 法を用いて上層のコイル要素と接続ビアと 同時に形成しても良い。
 なお、この場合には、接続ビアもCuで構成 れることになる。

 また、上記の実施例2においては、2つの 準で折線状の副配線パターンを有するコイ を構成しているが、上記の実施例3と同様に 4つの層準を利用して2つの層準毎に折線状 副配線パターンを有するサブコイルを構成 、この2つのサブコイルを接続して1つのコイ ルを構成しても良い。

 また、上記の実施例5においては、2つの 準で八角形状のコイルを構成しているが、 記の実施例3と同様に、4つの層準を利用して 2つの層準毎に八角形状のサブコイルを構成 、この2つのサブコイルを接続して1つのコイ ルを構成しても良い。

 また、上記の各実施例においては、ダマ ン法を用いて埋込配線構造でコイルを形成 ているが、Al等の金属を用いて通常の配線 造として形成しても良い。

 本発明の活用例としては、複数の半導体 ップを積層した三次元半導体集積回路装置 おける基板間通信用のインダクタ素子が典 的なものであるが、一般的な回路要素のLと して用いても良く、また、コイルの中央の開 口部に周辺配線を配置するか否かは任意であ る。

 また、三次元集積回路装置の場合にも、 導体チップではなく、半導体チップ等をデ スクリートに集積化した実装基板を三次元 に積層した三次元実装回路装置にも適用さ るものである。