LALANNE, Frédéric (155 Chemin de Capition, Bernin, F-38190, FR)
VERNET, Marc (9 Boulevard Clémenceau, Grenoble, F-38100, FR)
CREMER, Sébastien (4 Chemin de l'Eau Vive, Sassenage, F-38360, FR)
LALANNE, Frédéric (155 Chemin de Capition, Bernin, F-38190, FR)
VERNET, Marc (9 Boulevard Clémenceau, Grenoble, F-38100, FR)
| REVENDICATIONS 1 . Circuit intégré, caractérisé en ce qu'il comprend un dispositif de mémoire du type DRAM (DM) comportant au moins un point-mémoire (CEL) incluant un transistor (TR) possédant une première électrode (E l ), une deuxième électrode (E2) et une électrode de commande (EC), et un condensateur (CDS) couplé à ladite première électrode, et au moins une première ligne électriquement conductrice (BLT, BLC) couplée à la deuxième électrode et au moins une deuxième ligne électriquement conductrice (WL) couplée à l ' électrode de commande, lesdites lignes électriquement conductrices (BLT, BLC , WL) étant disposées entre le transistor (TR) et le condensateur (CDS) . 2. Circuit intégré selon la revendication 1 , comprenant des niveaux de métal, lesdites première et deuxième lignes électriquement conductrices étant réalisées au sein de certains de ces niveaux de métal (M 1 -M5) et le condensateur est couplé à ladite première électrode (E l ) par un moyen de couplage comportant un empilement de portions de pistes métalliques et de vias entre ces portions, lesdites portions de pistes métalliques étant réalisées au sein de certains de ces niveaux de métal et s ' étendant entre lesdites première et deuxième lignes . 3. Circuit intégré selon la revendication 1 ou 2, comprenant des niveaux de métal réalisés au sein de premières régions isolantes, lesdites première et deuxième lignes électriquement conductrices étant réalisées au sein de certains au moins de ces niveaux de métal (M l - M5), et le condensateur (CDS) est réalisé entre deux niveaux de métal (M5 -M6) . 4. Circuit intégré selon la revendication 3 , dans lequel le condensateur (CDS) est réalisé entre deux niveaux de métal (M5 -M6) au sein d'une deuxième région iso lante (RIS56) plus épaisse que lesdites premières régions isolantes . 5. Circuit intégré selon la revendication 4, dans lequel les premières régions isolantes comprennent un matériau ayant une première permittivité et la deuxième région iso lante (RIS56) comprend un matériau ayant une deuxième permittivité plus forte que la première permittivité. 6. Circuit intégré selon l 'une des revendications 3 à 5 , dans lequel ledit condensateur (CDS) est réalisé au dessus du cinquième niveau de métal (M5) . 7. Circuit intégré selon l 'une des revendications précédentes, dans lequel chaque première ligne électriquement conductrice s ' étend globalement selon une première direction (DU ), chaque deuxième ligne électriquement conductrice s ' étend globalement selon une deuxième direction (DI2), et la zone active (ZA) du transistor s ' étend globalement selon une troisième direction (DI3) différente de la première direction et de la deuxième direction. 8. Circuit intégré selon l 'une des revendications précédentes, dans lequel le dispositif de mémoire (DM) comprend une matrice (PM) de points-mémoire du type DRAM, un ensemble de premières lignes électriquement conductrices (BLT, BLC) couplées aux deuxièmes électrodes des transistors des points-mémoires, un ensemble de deuxièmes lignes électriquement conductrices (WLi) couplées aux électrodes de commande des transistors des points-mémoire, tous ces ensembles de lignes étant respectivement réalisés au sein de niveaux de métal différents (M 1 -M4), et les condensateurs (CDSi) des points- mémoires sont réalisés au-dessus de tous ces ensembles de lignes électriquement conductrices . 9. Circuit intégré selon la revendication 8 , dans lequel le dispositif de mémoire comprend en outre un ensemble de lignes additionnelles électriquement conductrices (GBL) couplées aux premières lignes électriquement conductrices, cet ensemble de lignes additionnelles étant réalisé dans au moins un niveau de métal (M5 ) situé au dessus de ceux contenant les ensembles de premières et de deuxièmes lignes. 10. Circuit intégré selon la revendication 9, dans lequel les condensateurs (CDSi) des points-mémoires sont réalisés au-dessus de l' ensemble de lignes additionnelles électriquement conductrices . 1 1 . Circuit intégré selon la revendication 10 , dans lequel les condensateurs (CDSi) des points-mémoires sont surélevés par rapport au niveau de métal (M5) contenant l ' ensemble de lignes additionnelles électriquement conductrices . 12. Circuit intégré selon l'une des revendications 8 à 1 1 , dans lequel l ' ensemble de premières lignes électriquement conductrices comprend des pistes métalliques s ' étendant de façon superposée et croisée verticalement par paire sur deux niveaux de métal différents (M 1 -M2), et l ' ensemble de deuxièmes lignes électriquement conductrices comprend d' autres pistes métalliques s ' étendant de façon superposée et croisée verticalement par paire sur deux autres niveaux de métal différents (M3 , M4) . 13. Circuit intégré selon les revendications 9 à 1 1 prise en combinaison avec la revendication 12, dans lequel chaque ligne additionnelle (GBL) est disposée au dessus d'une piste métallique de l ' ensemble de premières lignes électriquement conductrices (BLT, BLC). 14. Circuit intégré selon les revendications 12 et 13 , dans lequel l ' ensemble de premières lignes électriquement conductrices (BLT, BLC) est réalisé dans les premier et deuxième niveaux de métal, l ' ensemble de deuxièmes lignes électriquement conductrices (WLi) est réalisé dans les troisième et quatrième niveaux de métal et l ' ensemb le de lignes additionnelles électriquement conductrices (GBL) est réalisé dans le cinquième niveau de métal. 15. Circuit intégré selon l 'une des revendications 8 à 14 , dans lequel tous les condensateurs des points-mémoire sont réalisés dans la même région iso lante (RIS56). 16. Circuit intégré selon la revendication 15 , dans lequel ladite région iso lante (RIS56) est située entre le cinquième et le sixième niveau de métal. 17. Circuit intégré selon l 'une des revendications 8 à 1 6, dans lequel les condensateurs (CDSi) des points mémoires sont respectivement couplés aux premières électrodes des transistors par des empilements de vias et de portions de pistes métalliques réalisées au sein de différents niveaux de métal du circuit intégré et s ' étendant entre les différents ensembles de lignes électriquement conductrices. 1 8. Circuit intégré selon l 'une des revendications 8 à 1 7 prise en combinaison avec la revendication 9, dans lequel l ' ensemble de lignes additionnelles comprend des paires de lignes additionnelles (WRC , WRT) dédiées à l ' écriture de données dans les points-mémoire et des paires de lignes additionnelles (RDC, RDT) dédiées à la lecture de données dans les points-mémoire, et le circuit intégré comprend en outre plusieurs premiers circuits de précharge (CPCHW) affectés à chaque paire de lignes additionnelles dédiées à l ' écriture de données, plusieurs deuxièmes circuits de précharge (CPCHR) affectés à chaque paire de lignes additionnelles dédiées à la lecture de données, des premiers moyens de commande (MCMW) configurés pour activer simultanément tous les premiers circuits de précharge affectés à une paire de lignes, des deuxièmes moyens de commande (MCMR) configurés pour activer simultanément tous les deuxièmes circuits de précharge affectés à une paire de lignes . 19. Circuit intégré selon la revendication 17 ou 1 8 , dans lequel la matrice de points-mémoire est subdivisée en modules matriciels (MDi), et les premiers circuits de précharge affectés à chaque paire de lignes additionnelles dédiées à l ' écriture de données sont situés au mo ins pour certains d ' entre eux entre certains des modules, et les deuxièmes circuits de précharge affectés à chaque paire de lignes additionnelles dédiées à la lecture de données sont situés au moins pour certains d' entre eux entre certains des modules. 20. Circuit intégré selon l 'une des revendications précédentes, comprenant en outre au moins un condensateur additionnel (CDAX), de structure identique à chaque condensateur d'un point-mémoire, et situé dans la même région isolante du circuit intégré que celle contenant chaque condensateur (CDSi) d'un point- mémoire. |
L 'invention concerne les circuits intégrés, notamment ceux incorporant une mémoire vive dynamique encore désignée sous le vocable de « mémoire DRAM » (« Dynamic Random Access Memory »), et tout particulièrement, les mémoires DRAM dites « embarquées » (« Embedded DRAM ») selon une dénomination bien connue de l 'homme du métier, c ' est-à-dire les mémo ires qui sont réalisées sur le même circuit intégré que celui contenant un autre composant, par exemp le un processeur, par opposition aux modules DRAM externes qui sont réalisés sur un circuit intégré spécifique externe et différent de celui contenant un processeur.
Selon un mode de réalisation, il est proposé une mémoire DRAM embarquée capable d' être réalisée avec un procédé techno logique standard tout en offrant la possibilité de présenter des condensateurs de points-mémoire de fortes valeurs capacitives.
Selon un mode de réalisation, il est proposé une telle mémo ire DRAM réalisée dans une technologie avancée, par exemple une techno logie inférieure ou égale à 65 nm, en particulier une technologie 32 nm.
Selon un aspect, il est proposé un circuit intégré comprenant un dispositif de mémoire du type DRAM, avantageusement embarqué, comportant au moins un point-mémoire incluant un transistor possédant une première électrode, par exemple la source, une deuxième électrode, par exemple le drain, et une électrode de commande, par exemple la grille, et un condensateur, par exemple tridimensionnel, couplé à ladite première électrode ; le dispositif de mémoire comprend également au moins une première ligne électriquement conductrice, généralement dénommée « ligne de bit », couplée à la deuxième électrode et au moins une deuxième ligne électriquement conductrice, généralement dénommée « ligne de mot » (« Word line ») couplée à l ' électrode de commande, lesdites lignes électriquement conductrices étant disposées entre le transistor et le condensateur. En d' autres termes, selon un mode de réalisation le condensateur du point-mémoire DRAM est ici situé dans le circuit intégré, par rapport au transistor, plus haut que la ligne de bit et la ligne de mot, ce qui offre l ' avantage de pouvoir le réaliser le condensateur dans des régions isolantes inter-métal relativement épaisses du circuit intégré, et en tout cas plus épaisses que les régions iso lantes englobant et séparant les niveaux de métallisation dans lesquels sont réalisées la ou les lignes de bits et la ou les lignes de mots.
On peut ainsi réaliser un condensateur, préférentiellement tridimensionnel, de dimensions relativement importantes offrant donc une forte valeur capacitive et ce, même lorsque le point-mémoire est réalisé dans une technologie avancée, par exemple une technologie 32 nanomètres conduisant à une réduction des encombrements surfaciques et donc à une grande densité de signaux logiques à véhiculer.
Par ailleurs, la ou les lignes de mots et la ou les lignes de bits peuvent être réalisées dans des niveaux de métal inférieurs en utilisant un procédé standard.
Selon un mode de réalisation, lesdites première et deuxième lignes électriquement conductrices sont réalisées au sein de certains des niveaux de métal du circuit intégré et le condensateur est réalisé entre deux niveaux de métal au sein d'une région iso lante plus épaisse que les régions iso lantes contenant les niveaux de métal au sein desquels sont réalisées lesdites lignes électriquement conductrices.
Ainsi, à titre indicatif, le condensateur peut être réalisé au dessus du cinquième niveau de métal, entre le cinquième et le sixième niveau de métal.
Selon un mode de réalisation, chaque première ligne électriquement conductrice s ' étend globalement selon une première direction, par exemple la direction verticale, chaque deuxième ligne électriquement conductrice s ' étend globalement selon une deuxième direction, par exemple la direction horizontale, et la zone active du transistor s ' étend alors globalement selon une troisième direction différente de la première direction et de la deuxième direction. Ceci permet de pouvoir aisément connecter le condensateur à la première électrode du transistor par l' intermédiaire d'un empilement de vias et de portions de pistes métalliques sans venir contacter la ou les lignes de bits et la ou les lignes de mots .
A titre d' exemple, la zone active du transistor peut s ' étendre de façon oblique par rapport à l ' orientation générale des lignes de bits et de mots.
Selon un mode de réalisation, le dispositif de mémoire comprend une matrice de points-mémoire du type DRAM, un ensemble de premières lignes électriquement conductrices couplées aux deuxièmes électrodes des transistors des points-mémoire, un ensemble de deuxièmes lignes électriquement conductrices couplées aux électrodes de commande des transistors des points-mémoire, tous ces ensembles de lignes étant respectivement réalisés au sein de niveaux de métal différents, et les condensateurs des points-mémo ire sont réalisés au dessus de tous ces ensembles de lignes électriquement conductrices.
Selon un mode de réalisation, de façon à permettre l ' écriture et/ou la lecture de données dans les points-mémoire, le dispositif de mémoire comprend en outre un ensemble de lignes additionnelles électriquement conductrices, également dénommées par l ' homme du métier sous le vocable anglosaxon de « global bit Unes », couplées aux premières lignes électriquement conductrices, c ' est-à-dire aux lignes de bits, cet ensemble de lignes additionnelles étant réalisé dans au moins un niveau de métal situé au dessus de ceux contenant les ensembles de première et de deuxième lignes.
Par ailleurs les condensateurs des points-mémoire peuvent être réalisés au dessus de l ' ensemble de lignes additionnelles électriquement conductrices.
En d' autres termes, dans un tel mode de réalisation les lignes de bit globales sont réalisées au dessus des lignes de bits et des lignes de mots, et les condensateurs des plans-mémoire sont réalisés au dessus de ces lignes de bits globales . En variante il est possible de réaliser les lignes additionnelles dans au moins un niveau de métal situé au dessus des condensateurs. Ceci permet d' avoir des lignes de bit globales moins capacitives.
De façon à égaliser les valeurs capacitives respectives des lignes de bits, et de façon à égaliser les valeurs capacitives respectives des lignes de mots, l ' ensemble de premières lignes électriquement conductrices comprend des pistes métalliques s ' étendant de façon superposée et entrecroisée par paire sur deux niveaux de métal différents et l ' ensemble de deuxièmes lignes électriquement conductrices comprend d' autres pistes métalliques s ' étendant également de façon superposée et entrecroisée par paire sur deux autres niveaux de métal différents.
Par ailleurs, selon un mode de réalisation, chaque ligne additionnelle (ligne de bit globale) est disposée au dessus d'une piste métallique de l ' ensemble de premières lignes électriquement conductrices.
En d' autres termes, chaque ligne de bit globale est située au dessus d'une ligne de bit.
Selon un mode de réalisation, l ' ensemble de premières lignes électriquement conductrices est réalisé dans les premier et deuxième niveaux de métal tandis que l ' ensemble de deuxièmes lignes électriquement conductrices est réalisé dans les troisième et quatrième niveaux de métal, et l' ensemble de lignes additionnelles électriquement conductrices est réalisé dans le cinquième niveau de métal.
Tous les condensateurs des points-mémo ire sont préférentiellement réalisés dans la même région iso lante, qui peut être par exemple située entre le cinquième et le sixième niveau de métal.
Selon un mode de réalisation, l ' ensemble de lignes additionnelles comprend des paires de lignes additionnelles dédiées à l ' écriture de données dans les points-mémoire, et des paires de lignes additionnelles dédiées à la lecture de données dans les points- mémoire ; le circuit intégré comprend alors en outre plusieurs premiers circuits de précharge affectés à chaque paire de lignes additionnelles dédiées à l ' écriture de données, et plusieurs deuxièmes circuits de précharge affectés à chaque paire de lignes additionnelles dédiées à la lecture de données ; des premiers moyens de commande sont alors configurés pour activer simultanément tous les premiers circuits de précharge affectés à une paire de lignes et des deuxièmes moyens de commande sont configurés pour activer simultanément tous les deuxièmes circuits de précharge affectés à une paire de lignes.
Un tel mode de réalisation permet de compenser la valeur capacitive élevée des lignes additionnelles et donc de diminuer le temps nécessaire à la précharge des lignes additionnelles de façon à augmenter la fréquence de fonctionnement de la mémoire.
A titre d' exemple, lorsque la matrice de points-mémo ire est subdivisée en modules matriciels, les premiers circuits de précharge affectés à chaque paire de lignes additionnelles dédiées à l ' écriture de données sont situés au moins pour certains d' entre eux entre certains des modules et les deuxièmes circuits de précharge affectés à chaque paire de lignes additionnelles dédiées à la lecture de données sont situés également au moins pour certains d' entre eux entre certains des modules .
En pratique, on pourra disposer pour une paire de lignes additionnelles un circuit de précharge à chaque extrémité de ladite paire et d' autres circuits de précharge tous les n modules matriciels, n étant un nombre entier inférieur au nombre de modules .
Selon un mode de réalisation, le circuit intégré peut comprendre en outre au moins un condensateur additionnel, de structure identique à chaque condensateur d'un point-mémoire, et situé dans la même région iso lante du circuit intégré que celle contenant chaque condensateur d'un point-mémoire.
Un tel condensateur additionnel peut être par exemple utilisé comme condensateur de découplage entre deux niveaux de métallisation et est alors avantageusement réalisé avec le même procédé technologique que celui utilisé pour les condensateurs des points-mémoire . D ' autres avantages et caractéristiques de l 'invention apparaîtront à l ' examen de la description détaillée de modes de réalisation nullement limitatifs, et des dessins annexés, sur lesquels :
la figure 1 illustre schématiquement la structure d'un point-mémoire du type DRAM,
la figure 2 illustre schématiquement un mode de réalisation d'un dispositif de mémoire selon l' invention,
les figures 3 à 8 illustrent plus en détail mais toujours schématiquement d' autres caractéristiques d'un mo de de réalisation d'un dispositif de mémoire selon l' invention et notamment un exemple de certains agencements de pistes métalliques d'un plan-mémoire selon l' invention,
- la figure 9 illustre schématiquement un mode de réalisation d'un circuit intégré selon l ' invention incorporant un dispositif de mémoire du type DRAM, les figures 1 0 à 14 illustrent plus en détail certaines caractéristiques du circuit intégré de la figure 9, - la figure 15 illustre schématiquement un autre mode de réalisation d'un dispositif de mémoire selon l' invention,
les figures 16 et 17 illustrent certains avantages procurés par un dispositif de mémoire tel que celui illustré sur la figure 15 , et,
la figure 1 8 illustre un autre mode de réalisation d'un circuit intégré selon l' invention.
Sur la figure 1 , la référence CEL désigne un point-mémoire ou cellule-mémoire du type DRAM comportant un transistor TR possédant une première électrode E l , par exemple la source, une deuxième électrode E2, par exemple le drain, et une électrode de commande EC, typiquement la grille du transistor.
Le point-mémoire CEL comporte également un condensateur CDS , généralement un condensateur métal-diélectrique-métal possédant une électrode inférieure ECDI généralement métallique et une électrode supérieure ECD S généralement métallique, mutuellement séparées par une région diélectrique DIL.
L ' électrode inférieure ECDI du condensateur CDS est reliée à la source E l du transistor TR.
On verra plus en détails ci-après que le condensateur du point- mémoire est situé au dessus des lignes de bit et de mot, ce qui permet de réaliser le condensateur entre des niveaux de métallisation élevés du circuit intégré. Ceci présente des avantages quelle que soit la techno logie utilisée mais est particulièrement intéressant pour des techno logies avancées, typiquement inférieures ou égales à 65 nm, par exemple 32 nm, dans lesquelles les contraintes de facteur de forme et de densité sont importantes.
Généralement, comme illustré sur la figure 2, le dispositif de mémoire DM comporte un plan-mémoire matriciel PM organisé en modules matriciels MDi.
Chaque module MDi comporte un groupe matriciel GMj de cellules-mémo ire du type DRAM organisées par exemple en lignes et en co lonnes .
A titre indicatif et non limitatif, chaque groupe matriciel GMj peut comporter 128 lignes et 1 024 colonnes. Par ailleurs, le nombre de modules MDi peut aller jusqu' à 32.
Dans l ' exemple décrit ici, des étages d' amplificateurs de lecture SA, de structure classique et connue en soi, sont disposés à chaque extrémité du mo dule MDi et sont connectés à des lignes de bit globales GBL également désignées par l 'homme du métier sous la dénomination anglo saxonne de « Global bit Unes », et dont on reviendra plus en détail ci-après sur la structure et la fonctionnalité . Cela étant, on peut d' ores et déjà indiquer que ces lignes de bits globales sont organisées par paires et servent à la lecture de données ou à l ' écriture de données dans les points-mémoire.
Ces lignes de bits globales doivent être notamment préchargées à une tension de référence (la tension d' alimentation Vdd pour les lignes de bits globales destinées à la lecture et la masse pour les lignes de bits globales destinées à l ' écriture) .
Ces circuits de précharge dédiés aux lignes de bits globales de lecture et d' écriture sont notamment disposés dans une interface mémoire MINT .
Sur la figure 3 , on a représenté à titre d ' exemple un module MDi comportant quatre colonnes et sept lignes .
Les deuxièmes électrodes E2 (drain des transistors) des cellules d'une même co lonne sont reliées à une ligne de bit BLT ou BLC tandis que les grilles des transistors TR des cellules d'une même ligne sont reliées à une ligne électriquement conductrice, dite de mot, WL .
Chaque amplificateur de lecture SAi est connecté aux deux lignes de bits BLT, BLC . En fonction de la cellule à lire, l 'une de ces lignes sert de ligne de référence, de façon classique et connue en soi.
En pratique les deux lignes de bits BLT et BLC affectées à une même co lonne sont superposées et se croisent à intervalle régulier pour changer de niveau de métal de façon notamment à égaliser les capacités des lignes de bits BLT et BLC . Les différentes lignes de bits sont ainsi en pratique croisées par paire (« twisted », selon une dénomination anglo saxonne bien connue de l ' homme du métier ») verticalement.
Ces différentes lignes de bits s ' étendent de façon superposée sur deux niveaux de métal adj acents du circuit intégré, par exemple les niveaux de métal 1 et 2.
Ceci est illustré schématiquement sur les figures 4 et 5.
Plus précisément, si l ' on considère une colonne de rang p , on voit, sur la figure 4 qui est une vue de dessus schématique des lignes de bits et sur la figure 5 qui est une vue schématique en coupe dans le plan vertical de la co lonne, qu'une piste métallique PSTa p s ' étend tout d' abord sur le niveau de métal M l de façon à connecter certains points-mémoire CEL tandis qu'une piste métallique PSTb p s ' étend sur le niveau de métal M2 au dessus de la piste PSTa p sans connecter de cellule-mémoire . Puis, à un endroit donné, par exemple toutes les 32 cellules- mémoire, les deux pistes PSTa p et PSTb p se croisent et changent de niveau de métal.
Ce croisement s ' effectue par l 'intermédiaire de vias ou trous d'interconnexion.
Plus précisément, la piste PSTb p bifurque au niveau de métal M2 pour redescendre au niveau de métal M l par l 'intermédiaire du via Vb puis revient et s ' étend dans l ' alignement de la colonne au niveau de métal M l de façon à connecter d' autres cellules CEL .
La piste PSTa p remonte du niveau de métal M l au niveau de métal M2 par l 'intermédiaire du via Va et continue à s ' étendre dans l ' alignement de la co lonne cette fois-ci au dessus de la piste PSTb p .
Un nouveau croisement et un nouveau changement de niveau sont effectués 32 cellules plus loin.
Chacune des pistes PSTa p et PSTb p forme alors alternativement une partie des lignes de bits BLT ou BLC .
On voit que toutes les cellules CEL sont connectées à des pistes métalliques situées aux niveaux de métal M l .
Ce croisement des pistes métalliques permet d' égaliser les capacités des différentes lignes de bits.
Les paires de lignes de bits BLT et BLC sont ensuite connectées de façon classique aux amp lificateurs de lecture.
Ce qui vient d' être décrit pour les lignes de bits s ' applique également aux lignes de mots WL qui s ' étendent de façon croisée verticalement par paire et superposée sur deux niveaux de métal adj acents, par exemple les niveaux de métal 3 et 4.
Au dessus de ces lignes de bits et de ces lignes de mots, par exemple au niveau du métal 5 , sont réalisées les lignes de bits globales GBL qui sont organisées par paires dédiées à la lecture ou à l ' écriture de données (figure 6) .
Plus précisément, les lignes de bits globales dédiées à la lecture sont référencées RDT et RDC tandis que les lignes de bits globales dédiées à l ' écriture sont référencées WRT et WRC . Les lignes de bits globales se situent au dessus des lignes de bit et sont connectées aux différents amplificateurs de lecture.
Ces connexions sont illustrées plus précisément, mais toujours schématiquement, sur la figure 7, en ce qui concerne les lignes de bits globales dédiées à la lecture, et sur la figure 8 , en ce qui concerne les lignes de bits globales dédiées à l ' écriture. Sur ces deux figures les lignes BLT et BLC, qui sont en réalité superposées ont été représentées l 'une à côté de l ' autre pour des raisons de simplification et de clarté.
Plus précisément, on voit sur la figure 7 que la ligne globale
RDC est connectée à la ligne de bit BLT et par conséquent à l ' amplificateur de lecture SA par l ' intermédiaire d'un transistor. Il en est de même pour la ligne de bit globale RDT qui est reliée à la ligne de bit BLC et donc à l ' amp lificateur de lecture SA par l 'intermédiaire d'un autre transistor.
Là encore, l 'une des deux lignes globales RDT ou RDC sert de référence en fonction de la cellule-mémoire à lire.
Ces deux lignes globales RDT et RDC sont connectées à un amplificateur d' entrée/sortie AMP de structure classique et connue en soi, disposé par exemple dans l' interface MINT .
En outre, un circuit de précharge CPCHR, de structure classique et connue en soi, est disposé également dans l ' interface mémoire MINT et est connecté aux lignes RDT et RDC de façon à les précharger à la tension Vdd à l ' aide d'un signal de commande référencé « Précharge » .
Comme on le verra plus en détail ci après, en raison de la valeur résistive et capacitive RCRD importante des lignes RDT et RDC, il est particulièrement avantageux dans certaines applications, de prévoir plusieurs circuits de précharge répartis le long de ces lignes RDT et RDC .
On retrouve une structure analo gue en ce qui concerne les lignes globales dédiées à l ' écriture WRT et WRC , comme illustré sur la figure 8. Plus précisément, les lignes globales WRT et WRC sont également reliées aux lignes de bits BLT et BLC par l ' intermédiaire de transistors de sélection commandés par un signal de sélection WR sel.
Ces lignes d' écriture WRT et WRC sont commandées par un circuit de commande (« Driver » en langue anglaise) WDR, de structure classique et connue en soi. Elles sont par ailleurs préchargées par un circuit de précharge CPCHW, de structure classique et connue en soi, et commandé par un signal de commande précharge.
Là encore, comme on le verra plus en détail ci après, en raison de la charge résistive et capacitive importante RCWR de ces lignes WRT et WRC , il est prévu dans certaines applications, de répartir plusieurs circuits de précharge le long de ces lignes WRT et WRC .
Sur la figure 9, on a représenté un schéma de principe d'un circuit intégré CI selon un mode de réalisation de l' invention et on a représenté très schématiquement à des fins de simplification deux cellules-mémo ire de type DRAM. Un tel schéma de principe vise à représenter très schématiquement certaines caractéristiques du circuit intégré sans que ce schéma de principe corresponde à un quelconque plan de coupe.
Comme il est classique en la matière, un circuit intégré comporte au dessus des éléments actifs réalisés dans un substrat SB, par exemple des transistors, une partie d ' interconnexion communément désignée par l 'homme du métier sous le vocable anglosaxon de « BEOL » (« Back End Of Lines ») . Cette partie d'interconnexion comporte des niveaux de métal au sein desquels sont réalisées des pistes métalliques permettant de réaliser l ' interconnexion entre les différents éléments logiques du circuit intégré. Ces pistes métalliques sont mutuellement séparées au sein d 'un même niveau de métal par un matériau diélectrique inter-pistes et deux niveaux de métal adj acents sont également mutuellement séparés par un ou plusieurs matériaux diélectriques inter-niveaux. Tous ces matériaux diélectriques forment une région isolante RIS formée ici par exemple d'une couche de nitride de silicium surmontée d'un matériau à faible permittivité (matériau « low K »), par exemple du SiOC.
Les régions isolantes RIS10, RIS20, RIS30 et RIS40 et RIS50 au sein desquelles sont respectivement réalisés les niveaux de métal Ml, M2, M3, M4 et M5 sont relativement fines et ont une épaisseur typiquement de l'ordre de 2000 Angstrôms pour une technologie 32 nanomètres.
En fait, les niveaux de métal M1-M5 servent notamment dans le circuit intégré au routage des signaux logiques.
Par contre, au dessus du niveau de métal M5, la région isolante
RIS56, qui sépare le niveau de métal M5 du niveau de métal M6 est plus épaisse que les régions isolantes RIS10-RIS50.
Typiquement, pour une technologie 32 nanomètres l'épaisseur el d'une telle région RIS56 est de l'ordre de 6000 Angstrôms. Par ailleurs, l'épaisseur e2 du niveau de métal M6 est quant à elle de l'ordre de 8000 Angstrôms alors que l'épaisseur des niveaux de métal
Ml à M5 est de l'ordre de 1150 Angstrôms..
On voit sur la figure 9 qui illustre deux points-mémoire
DRAM, que les lignes de bits BLC, BLT et les lignes de mots WL1, WL2 ainsi que les lignes de bits globales GBL sont respectivement réalisées dans les niveaux de métal Ml, M2, M3, M4 et M5 tandis que le condensateur CDS de chaque point-mémoire est réalisé dans la région isolante RIS56 située au dessus de toutes ces lignes de bits et de mots.
Dans l'exemple décrit ici, l'électrode supérieure de chaque condensateur est commune tandis que les électrodes inférieures sont distinctes, ce qui permet d'individualiser les condensateurs par point- mémoire.
L'électrode supérieure commune des condensateurs CDS1 et CDS2 est connectée à une piste métallique du niveau de métal M6 tandis que chaque électrode inférieure des condensateurs CDS1 et CDS2 est reliée à l'électrode El des transistors TRI et TR2 par l'intermédiaire d'un empilement de vias et de portions de pistes métalliques. Ces vias ainsi que des pistes métalliques formant les différentes lignes de bits, lignes de mots et lignes de bits globales, sont réalisés de façon classique et connue en soi par un procédé standard de réalisation de la partie BEOL du circuit intégré. Un tel procédé comporte notamment le dépôt de couches diélectriques, la formation de cavités dans ces couches et le remplissage de ces cavités par un ou plusieurs métaux. On peut notamment utiliser des procédés simple Damascène ou double Damascène bien connus de l' homme du métier.
Par ailleurs, le fait de placer les condensateurs des points- mémoire au dessus de toutes les lignes de bits, de mots et de lignes de bits globales permet de réaliser ce condensateur dans des régions iso lantes épaisses. Il est ainsi possible de réaliser des condensateurs ayant de fortes valeurs capacitives et ce, même avec des architectures de mémoire particulièrement denses, en particulier lorsqu' elles sont réalisées en techno logies 32 nanomètres.
Par ailleurs ces régions iso lantes épaisses sont généralement réalisées avec matériau à plus forte permittivité que le matériau iso lant utilisé pour englober les niveaux de métal inférieurs. Un tel matériau de plus forte permittivité, par exemple du dioxyde de silicium, est de ce fait un matériau plus robuste que le matériau à faible permittivité et se prête donc plus facilement à la réalisation de condensateurs tridimensionnels en son sein.
En outre, le fait de réaliser des condensateurs dans des régions épaisses donne plus de souplesse quant aux contraintes de facteurs de forme et de remplissage des cavités ménagées dans la région RIS56 par les couches métalliques et diélectriques formant les électrodes et le diélectrique du condensateur.
Ainsi, à titre indicatif, comme illustré sur la figure 9, la hauteur de chaque condensateur peut être de l ' ordre de 5000 Angstrôms .
Ce condensateur est de préférence un condensateur métal- diélectrique-métal, tridimentionnel, et réalisé de façon classique et connue en soi. Et, le fait de pouvoir o ffrir une valeur capacitive élevée permet de maintenir un transfert de charge suffisant en raison d'un très bon rapport entre la valeur capacitive du condensateur et la valeur capacitive totale de la ligne de bit correspondante.
En outre, la réalisation des lignes de bits et des lignes de mots ne nécessite pas de procédé particulier de réalisation.
Sur la figure 10, on a représenté un exemple de schéma partiel de placement (« layout ») des points-mémoires du plan-mémoire PM .
Plus précisément, les zones actives ZA des transistors sont surmontées par des lignes de polysilicium formant les grilles de ces transistors et qui vont être connectées aux lignes de mots WL, s ' étendant parallèlement à ces lignes de polysilicium.
Par ailleurs, des contacts sont prévus sur les drains des transistors de façon à contacter les lignes de bits BL situées au niveau de métal M l et qui sont orientées dans cet exemple verticalement, c ' est-à-dire perpendiculairement aux lignes de mots WL, elles-mêmes orientées horizontalement.
Des contacts sont également prévus sur les sources des transistors de façon à pouvoir connecter par l ' empilement de vias et de portions de pistes métalliques les électrodes inférieures des condensateurs des plans-mémoire.
De façon à permettre cette interconnexion avec les condensateurs, on voit sur la figure 1 1 que les zones actives des transistors sont orientées selon une direction globale DI3 différente de la direction d' orientation DU des lignes de bits et de la direction d' orientation DI2 de la ligne de mots.
Dans cet exemple, la direction DI3 est oblique par rapport aux directions DU et DI2.
Cela étant, d' autres configurations sont possibles .
Ainsi, on pourrait prévoir d ' orienter globalement les zones actives des transistors verticalement, les lignes de mots horizontalement, et les lignes de bits de façon oblique. Les figures 1 1 à 14 illustrent respectivement et de façon schématique, les sections selon les lignes Α-Α' , B-B ' , C-C et D-D ' de la figure 1 1 .
Sur ces figures, et à des fins de simplification, on n ' a pas repris les références des pistes métalliques telles que mentionnées sur les figures 4 et 5 mais on a désigné globalement l ' ensemble des lignes de bits par les références BLT et BLC ainsi que les lignes de mots par les références WLi.
Par ailleurs, compte tenu de l ' architecture entrecroisée et superposée des lignes de bits et des lignes de mots, les différentes pistes représentées peuvent être soit une ligne de bits BLT ou une ligne de bits BLC ou bien une ligne de mots affectée à une cellule n ou une ligne de mots affectée à une cellule adj acente.
Enfin, l ' ensemble des lignes électriquement conductrices additionnelles, c ' est-à-dire les lignes de bits globales ont été référencées par la référence GBL P , GBL p+ i , GBL p+2 et GBL p+3 .
On retrouve bien sur ces figures 1 1 à 14 la structure superposée des lignes de bits et des lignes de mots.
Par ailleurs, une ligne de bits globale se superpose à une ligne de bits et les électrodes inférieures des condensateurs sont reliées à la source des transistors par les empilements de vias et de portions de pistes métalliques qui s ' étendent entre les lignes de bits et les lignes de mots.
Si l'on se réfère maintenant de nouveau à la figure 9, on voit que les lignes de bits globales GBL présentent un environnement capacitif important. En effet, il existe une capacité parasite entre les lignes de bits GBL et les portions métalliques situées latéralement et destinées à connecter les condensateurs des points-mémoire aux électrodes E l des transistors, ainsi qu 'une capacité parasite entre cette ligne de bits globale et chaque condensateur du plan-mémoire.
Une so lution pour réduire la capacité parasite entre les lignes de bits globales et les condensateurs du plan-mémoire consiste à surélever les condensateurs par rapport au niveau de métal sous-j acent M5 au sein duquel sont réalisées les lignes de bits globales . Cette surélévation s ' effectue par exemple par l 'intermédiaire de vias auxiliaires métalliques VX ménagés dans une couche d 'oxyde de silicium séparée de la couche d' oxyde de silicium dans laquelle sont réalisés les condensateurs par une couche de nitrure de silicium CH56.
En raison de leur environnement, ces lignes de bits globales, qui sont des lignes relativement longues, sont des lignes chargées, c ' est-à-dire qu' elles présentent une valeur résistive et capacitive RCWR et RCRD importantes comme illustré sur les figures 7 et 8.
De telles valeurs capacitives importantes peuvent être préjudiciables dans certaines applications car elles augmentent le temps de précharge de ces lignes.
Pour remédier à cet inconvénient, il est proposé, comme illustré très schématiquement sur la figure 15 , de répartir plusieurs circuits de précharge de ces lignes de bits CPCHR et CPCHW le long de ces lignes de bits globales, et, par exemple, entre certains des modules MDj.
En pratique, selon la taille de la mémoire, et par conséquent de la longueur des lignes de bits globales, ainsi que en fonction de la techno logie utilisée et qui impacte directement la densité de la mémoire, on pourra par exemple prévoir un circuit de précharge à chaque extrémité d'une paire de lignes de bits globale dédiée à la lecture et un circuit de précharge à chaque extrémité d'une paire de lignes globale dédiée à l ' écriture .
Si cela n ' est pas suffisant, on pourra alors insérer tous les n modules, un autre circuit de précharge connecté à la paire de lignes de bits RDC et RDT et un autre circuit de précharge connecté à la paire de lignes WRT et WRC .
Par ailleurs, des moyens de commande MCMR et MCMW, par exemple des circuits lo giques, vont délivrer des signaux de commande à différents blo cs logiques BLR et BLW qui, en réponse à ces signaux de commande, vont délivrer les signaux de précharge permettant d' activer les circuits de précharge correspondants. Ceci permet d' activer simultanément (ou quasi simultanément pour tenir compte des temps de propagation des signaux), tous les circuits de précharge.
Sur la figure 16, on a représenté une opération de lecture d'une donnée, par exemple la lecture d'un « 1 » logique sur la ligne de bit BLC .
La lecture d'une donnée s ' effectue de façon classique et connue en soi.
Plus précisément, on sélectionne la cellule-mémoire correspondante à l ' aide de la ligne de mot correspondante puis on transfère le signal sur la ligne de bits BLT ou BLC en fonction de la ligne de mot choisie, par exemple sur la ligne de bit BLC dans le cas décrit ici.
L ' amplificateur de lecture SA amplifie le signal différentiel et transfère ce signal sur les lignes de lecture globale RDC et RDT .
Le cycle de lecture s ' effectue en cinq phases.
Dans une première phase, on désactive le signal de commande de précharge des lignes RDC et RDT . Puis, dans la phase 2, on transfère le signal différentiel de l ' amp lificateur de lecture SA vers les lignes RDT et RDC .
Dans le cas illustré sur la figure 16, puisqu' on lit un « 1 » sur la ligne de bit BLC , le potentiel de la ligne RDT chute tandis que le potentiel de la ligne RDC reste à sa valeur de précharge Vdd.
Dans la phase 3 , on détecte et on mémorise la donnée lue dans l' interface mémoire puis, à la phase 4 , on active la précharge des lignes RDT et RDC .
A ce moment-là, comme illustré par la courbe CV 1 , les potentiels des lignes RDC et RDT s ' égalisent à la tension Vdd, ce qui permet, à l ' issue de la phase 5 , de pouvoir effectuer à nouveau un cycle de lecture.
La courbe CV 1 illustre le cas où l ' on n ' aurait qu'un seul circuit de précharge des lignes RDT et RDC .
Ceci conduit typiquement par exemple à un temps de cycle de 3 nanosecondes pour une architecture de mémoire 32 nanomètres. Par contre, lorsqu' on équipe les lignes RDT et RDC de plusieurs circuits de précharge, on réduit la durée de la phase 5 , ce qui permet d' avoir un nouveau temps de cycle plus réduit, typiquement de l ' ordre de deux nanosecondes.
Un tel cycle permet d' effectuer des opérations à 500 MHz.
La figure 17 illustre un cycle d' écriture, par exemple l ' écriture d'un « 1 » logique sur la ligne de bit BLT .
De façon classique et connue en soi, après avoir désactivé la précharge des lignes WRT et WRC, on rend passant le transistor qui connecte les lignes de bits BLT et BLC aux lignes WRT et WRC , et on sélectionne la cellule-mémoire à l' aide de la ligne de mot correspondante.
Les moyens de commande de lecture WRD envoient alors un signal différentiel sur les lignes WRT et WRC et par conséquent sur les lignes de bits BLT et BLC effaçant ainsi la donnée contenue dans la cellule-mémoire sélectionnée.
L ' amplificateur de lecture SA amplifie le signal différentiel et la nouvelle donnée est écrite dans la cellule-mémoire .
Le cycle d ' écriture comporte également cinq phases . A l' instant « 1 », la commande de précharge des lignes WRT et WRC est désactivée. Puis, dans la phase 2 , le signal différentiel est transféré de l' interface mémoire vers les lignes WRT et WRC . Dans l ' exemple décrit, puisqu' on écrit un « 1 », le potentiel de la ligne WRT monte tandis que le potentiel de la ligne WRC reste à sa valeur de précharge qui est la tension nulle. Dans la phase 3 , on effectue les opérations d' amp lification dans l ' amplificateur de lecture SA puis à l 'instant 4, on active la précharge des lignes WRT et WRC, ce qui conduit à une égalisation des potentiels pour atteindre le potentiel nul à l' issue de la phase 5.
Là encore, la courbe CV 10 illustre un cas dans lequel il n'y a qu'un seul circuit de précharge connecté à la paire de lignes WRT, WRC .
Par contre, lorsqu' on dispose plusieurs circuits de précharge sur la paire de lignes WRT et WRC, on a, comme illustré par la courbe CV20, une précharge plus rapide, ce qui permet là encore de diminuer la phase 5 et donc d' avoir un nouveau temps de cycle plus court, typiquement de 2 nanosecondes, permettant une fréquence de travail de l 'ordre de 500 MHz pour la mémoire .
On se réfère maintenant à la figure 1 8 , pour décrire un autre mode de réalisation d'un circuit intégré selon l' invention.
Dans ce mode de réalisation, il est prévu de réaliser outre un dispositif de mémoire DRAM tel que décrit ci avant, au moins un condensateur additionnel CDAX, de structure identique au condensateur des points-mémoire, mais non connecté à des transistors. De tels condensateurs peuvent être utilisés comme condensateurs de découplage par exemple entre deux niveaux de métal adj acents. Et, on notera ici que la réalisation de ces condensateurs de découplage est effectuée simultanément à la réalisation des condensateurs des points- mémoire en utilisant le même procédé technologique, ce qui simplifie considérablement la réalisation des circuits intégrés à cet égard.