USO DEL MISMO

DESCRIPCIÓN

OBJETO DE LA INVENCIÓN

El objeto de la invención se enmarca en el campo de los dispositivos semiconductores y sus procesos de fabricación.

Más concretamente el objeto de la invención va dirigido a un dispositivo transistor tipo JFET y a un método de obtención del mismo.

ANTECEDENTES DE LA INVENCIÓN

El JFET (del inglés Junction Field-Effect Transistor, en español transistor de efecto de campo de juntura o unión) es un tipo de dispositivo electrónico de tres terminales S (fuente / Source), G (puerta / Gate) y D (drenador / Drain), cuyo funcionamiento como interruptor electrónico está basado en el efecto de campo eléctrico que se produce por la diferencia de tensión aplicada entre los terminales S y G, V _GS . Según este valor de entrada V _G s, la salida del transistor tipo JFET presentará un comportamiento que se simplifica definiendo dos zonas: activa (on) y corte (off). Los distintos valores de l _DS en función de la V _GS vienen dados por una gráfica o ecuación denominada ecuación de entrada.

En la zona activa, al permitirse el paso de corriente, el transistor dará una salida en el circuito que viene definida por la propia corriente de drenador (l _DS ) y la tensión entre el drenador y la fuente V _DS . A la gráfica o ecuación que relaciona estás dos variables se le denomina ecuación de salida, y en ella es donde se distinguen las tres zonas de funcionamiento: óhmica, triodo y saturación.

Físicamente, un transistor tipo JFET de los denominados "canal P" está formado por un substrato de semiconductor tipo P, en cuyos extremos se sitúan dos terminales de salida (drenador y fuente) flanqueada por dos regiones con dopaje de tipo N en las que se conectan los terminales conectados entre sí (puerta). Al aplicar una tensión positiva V _GS entre puerta y fuente, (unión PN) se crea una zona de vaciamiento de portadores en el canal (región flanqueada por los electrodos de puerta) reduciendo el flujo de corriente entre la fuente y el drenador (l _DS ). Cuando esta V _G s sobrepasa un valor determinado, el canal está totalmente vacío de portadores y la corriente l _DS entre fuente y drenador es despreciable. A ese valor de V _G s se le denomina tensión de corte (V _0tf ). Para un JFET "canal N" las zonas P y N se invierten, y las V _GS y V _off son negativas, cortándose la corriente para tensiones menores que V _off (negativas).

Este tipo de dispositivos son conocidos, a la par que aquellos procedimientos de obtención de los mismos. En este sentido, se tiene conocimiento de diversos documentos como el US8068321 B2 en el que se detalla un JFET convencional para la protección contra sobretensiones (protección contra picos de tensión no deseados) de un convertidor DC / DC de baja tensión. No obstante, el dispositivo funciona como un interruptor normalmente apagado (Normally-off) que sólo se activa cuando tiene que proteger el sistema principal soportando la corriente no deseada y donde la conducción se basa en electrones y la tecnología se basa en un substrato N ⁺ inicial sobre el que se crece una capa epitaxial N delgada. A continuación, se realizan implantes para crear la puerta (boro) y la fuente (fósforo).

Asimismo, en el documento US6251716B1 se describe un JFET con baja resistencia y alta velocidad de conmutación en dispositivos de alta corriente (100 A en chips de gran área). Sin embargo, la capacidad en tensión está limitada por el espesor de la capa N epitaxial. Además, la citada alta velocidad de conmutación no se puede lograr si se requiere una capacidad de alta tensión y la conducción se basa en electrones y la tecnología se basa en un substrato N+ inicial, sobre el que se hace crecer una capa delgada N- epitaxial, para a continuación crear las múltiples puertas (boro) y la región de drenador (fósforo).

En el documento US6380569B1 se describe un dispositivo JFET convencional de alta potencia y alta tensión, aunque en funcionamiento normalmente en apagado y basado en substratos N ⁺ / N convencionales. Además, una trinchera, que incluye un óxido de puerta y el necesario material de relleno conductor, controla la región JFET. De hecho, presenta difusiones de tipo P en la parte inferior de la trinchera para evitar una ruptura prematura. El dispositivo se dirige a aplicaciones de potencia, donde la velocidad de conmutación no es crucial pero donde se requiere una alta capacidad de corriente.

Por otro lado, se tiene que en el documento US20090075435A1 se detalla un dispositivo JFET que se basa en el uso de una región aislante creada en el sustrato, en una zona cercana a su superficie. Se trata esencialmente de un SOI JFET y como consecuencia de ello, la fuente, drenador y electrodos de puerta tienen que ser colocado en el mismo lado del sustrato, dando lugar a un voltaje bajo. Las tecnologías de proceso que se describen en US20090075435A1 se basan en la capa de aislante y difieren entre ellas en la forma en que se crea la capa superior de semiconductores y dopado. En todos los casos, se crea una trinchera poco profunda y se llena de polisilicio; la sección transversal del JFET propuesto en US20090075435A1 se basa en corrientes de electrones y su topología es tal que el JFET propuesto en US20090075435A1 proporciona una velocidad de conmutación extremadamente rápida y de bajo nivel parasitario; es decir está diseñado para aplicaciones de alta frecuencia y de baja tensión.

A la vista de lo anterior, los dispositivos JFET encontrados en el estado del arte son ampliamente usados como interruptores o como elemento pasivo de protección. Sin embargo, ninguno de ellos es válido para aplicaciones de alta radiación, ya que para su fabricación es necesario utilizar un óxido internivel que falla bajo exposición de radiación ionizante. Por otro lado, aunque el uso de sustratos tipo N en dispositivos electrónicos mejora algunas de sus prestaciones eléctricas, los vuelve más vulnerables a los efectos de la radiación, y por tanto incapaces de operar en entornos con alta presencia de radiación. Así, una de las líneas de investigación relevantes de la electrónica de potencia moderna es la búsqueda de dispositivos apropiados para circuitos de distribución de potencia y control de sistemas que sean capaces de operar en entornos de alta radiación.

En el documento P201531371 se detalla un dispositivo JFET vertical, en el que la corriente fluye desde la parte superior del chip (fuente) hacia la parte inferior (drenador), atravesando todo el bloque de silicio, así como un método para la fabricación del citado dispositivo JFET mediante DRIE ( Deep reactive-ion etching). En este documento se describe una serie de trincheras profundas ciegas en un bloque de material semiconductor tipo P. Estas trincheras luego se rellenan con una capa de material conductor de tipo N estando dichas trincheras configuradas preferentemente con una sección circular o poligonal definiendo un cuerpo que encierra un volumen del bloque semiconductor de tipo P; es decir, visto en planta, el polígono o círculo definidos en la superficie del bloque por las paredes de la trinchera es de un material de tipo P, mientras que la trinchera debe ser rellenada con un material conductor de tipo N. La trinchera actúa como puerta del dispositivo transistor, mientras que la parte de semiconductor del bloque encerrado entre las paredes de la trinchera (los citados círculos o polígonos vistos en planta) será la parte activa intrínseca del transistor JFET, denominada canal. Sin embargo, debido a su diseño, la tensión de ruptura ( breakdown voltagé) en modo de corte no supera los 300 V. Esta tensión resulta demasiado baja para ciertas aplicaciones, donde valores de hasta 1000 V son necesarios para el buen funcionamiento de los sensores. Es conocido que la limitación en voltaje (voltaje máximo de ruptura) del V-JFET es intrínseca a su diseño, debido al pequeño radio de curvatura de la celda básica (<35 micrómetros). La ruptura se produce en las celdas con menor radio, ya que cuando existe una diferencia de tensión, el campo eléctrico se eleva rápidamente en ellas hasta alcanzar la rotura del silicio 3- 10 ⁵ V/cm. Ello puede ser evitado elevando el radio de la celda básica, sin embargo, este radio no puede ser simplemente incrementado, ya que se degradarían de forma abrupta algunas de las prestaciones eléctricas del dispositivo como: la tensión de corte (V _0tf ), la corriente de corte (l _off ) o la corriente de saturación (l _sat ). Por otro lado, la capacidad de conducción de corriente de cada celda en el dispositivo descrito en P201531371 es bastante limitada (0.3 A/cm ² ), lo que implica tener que hacer dispositivos con áreas excesivamente grandes (>1 cm ² ) para poder suplir esta carencia, incompatibles con encapsulados convencionales de potencia para dispositivos discretos.

DESCRIPCIÓN DE LA INVENCIÓN

En un primer aspecto de la invención se tiene un dispositivo JFET con múltiples anillos concéntricos, mientras que en un segundo aspecto de la invención se tiene un método para la fabricación del dispositivo JFET del primer aspecto; método que de manera preferente hace uso de la técnica de procesamiento DRIE ( Deep reactive-ion etching).

El transistor objeto de un primer aspecto de la invención presenta una sucesión de anillos concéntricos (multi-anillo), donde la distancia entre los anillos consecutivos es lo suficientemente pequeña para mantener intactas las características eléctricas de un dispositivo JFET y que la trinchera de cada anillo proteja, frente a la ruptura eléctrica, al anillo adyacente interno. De esta forma, el único anillo que debe ser protegido frente a la ruptura eléctrica será el anillo más externo de todos ellos, el cual se puede diseñar con un radio de curvatura arbitrariamente grande (dependiendo únicamente del número de anillos concéntricos que se incluyen). La protección de los anillos exteriores de cada celda se realiza con elementos tridimensionales, a diferencia del arte previo (P201531371), donde la terminación del dispositivo V-JFET está fabricada solo con elementos 2D (anillos de guardia e implantaciones superficiales) los cuales demuestran ser insuficientes para una protección efectiva del borde de la celda. Los elementos tridimensionales de protección usados en la invención presente son denominados trincheras de guarda, las cuales pueden estar polarizadas o ser flotantes dependiendo de los requisitos de la realización. El sistema de protección de trincheras de guarda se puede implementar de la siguiente manera, un primer anillo de protección o guarda se polariza a la misma tensión que las trincheras de los dispositivos MR-JFET, consiguiendo generar una transición desde el anillo exterior del MR-JFET (con dimensiones mayores de 150 pm) a un anillo lineal polarizado de radio infinito (línea recta) y minimizando las probabilidades de rotura. A partir de este anillo lineal polarizado, se generan anillos flotantes consecutivos y paralelos, haciendo que el campo eléctrico del fondo de las trincheras se reduzca de forma suave y progresiva, como si fueran anillos de guarda 2D.

Adicionalmente, esta transición que se acaba de explicar puede realizarse de manera más progresiva, introduciendo más anillos polarizados entre la transición del anillo exterior hasta llegar a la forma lineal.

Otra ventaja de disponer anillos concéntricos es que las trincheras profundas pueden ser grabadas manteniendo la estabilidad mecánica, ya que en ningún caso estas trincheras coinciden con los planos cristalográficos del silicio.

Por tanto, el uso de la disposición“multi-anillo” proporciona grandes ventajas frente al arte previo, por ejemplo:

• El evidente aumento del radio de curvatura del anillo exterior, lo que aumenta la tensión de ruptura del dispositivo.

• Como las celdas pueden diseñarse de diferentes tamaños, variando el número de anillos, se puede aprovechar más área del silicio. Esto incrementa la capacidad de corriente del dispositivo. Asimismo, se puede disponer de una celda (varios anillos concéntricos) o varias celdas (varias agrupaciones de anillos concéntricos) dentro de las mismas trincheras de protección.

• Los contactos de fuente (source), que se ponen en el centro entre cada dos anillos consecutivos (canales), tienen mayor área y por tanto aumenta la inyección de electrones hacia el canal, elevando su capacidad de corriente.

El transistor del objeto de la invención puede operar como una resistencia del tamaño del volumen de conducción intrínseco (canal o canales) en aquellas situaciones en las que se encuentra en la región lineal, esta resistencia puede ser cercana a cero a bajos voltajes en la entrada o baja polarización fuente-drenador. En estas situaciones se procede a incrementar la polarización fuente-drenador de tal manera que se produce un incremento de voltaje en el canal. La parte inferior del canal se vacía progresivamente hasta alcanzar una tensión de "estrangulamiento" en la que la parte inferior del canal está completamente vaciada y la corriente se satura. Por otro lado, si se aumenta la tensión de puerta, invirtiendo la unión PN formada con el semiconductor interno y la puerta del dispositivo, el canal se ve cada vez más empobrecido, hasta que esté totalmente vacío en un valor de V _0ft en particular, y consecuentemente no hay conducción de corriente en el canal.

En una realización del primer aspecto de la invención, el canal del transistor objeto de la invención es de silicio tipo P, y las trincheras están llenas de un material tipo N como puede ser polisilicio el cual puede encontrarse altamente dopado. De esta manera, el dispositivo puede ser utilizado como un interruptor de potencia resistente a la radiación en aplicaciones de distribución de potencia. El silicio de tipo P no se invierte (a tipo N) por efecto el daño por desplazamiento de la radiación no ionizante, lo que hace que el sustrato sea más resistente para este tipo de radiación. Por otra parte, los únicos óxidos presentes en el dispositivo están en su superficie, lo que hace que el dispositivo sea más robusto frente a los daños por radiación ionizante debido a su configuración vertical. Adicionalmente, el radio del canal intrínseco se puede reducir hasta obtener una tensión de corte baja que permita el uso de un circuito de control de baja potencia realizado con un proceso CMOS sub-micrónico (DSM) CMOS, lo que hace que el sistema completo sea aún más resistente a la radiación, ya que los procesos DSM son intrínsecamente más resistentes a la radiación. De esta manera, el dispositivo puede ser utilizado como un interruptor de potencia en aplicaciones de distribución de energía en entornos sometidos a alta radiación.

Entre los posibles usos del transistor de la invención u obtenible mediante el método del segundo aspecto de la invención se tiene el uso como interruptor o como interruptor rad- hard (los denominados switch o switch rad-hard). Además, podría ser usado como limitador de corriente normalmente encendido (current limiter normally-on).

DESCRIPCIÓN DE LOS DIBUJOS

Para complementar la descripción que se está realizando y con objeto de ayudar a una mejor comprensión de las características de la invención, de acuerdo con un ejemplo preferente de realización práctica de la misma, se acompaña como parte integrante de dicha descripción, un juego de dibujos en donde con carácter ilustrativo y no limitativo, se ha representado lo siguiente:

Figuras 1-5: Muestran respectivas vistas en planta y (secciones transversales) marcadas mediante líneas discontinuas que muestran la fabricación de una realización preferente del objeto de la invención.

REALIZACIÓN PREFERENTE DE LA INVENCIÓN

En un ejemplo de realización de la invención se tiene que el segundo aspecto de la misma relacionado con el método de obtención del dispositivo transistor JFET, también referido a lo largo de este ejemplo como dispositivo o simplemente transistor, del primer aspecto de la invención se inicia, en una realización preferente de la invención descrita aquí (figuras 1-5).

De esta manera, se tiene que el segundo aspecto de la invención relacionado con el método de obtención del transistor JFET del primer aspecto de la invención se inicia, tal y como se observa en la figura 1. El material de partida para la realización es un bloque (1) de semiconductor tipo P preferentemente, una realización alternativa puede hacerse con un semiconductor tipo N, cambiando convenientemente el resto de dopajes. A partir de este bloque (1), se hace un crecimiento de una primera capa de dieléctrico (2), como puede ser óxido de silicio, mediante procesos térmicos para pasivar la superficie de Si.

A continuación, se realiza un patrón sobre la primera capa de dieléctrico (2) junto con una implantación selectiva de elementos dopantes (3) de tipo N cuando el bloque (1) es de un semiconductor tipo P y viceversa con dopantes tipo P cuando el semiconductor del bloque (1) es tipo N, para posteriormente proceder a un proceso térmico para conformar el resultado que se aprecia en la figura 2. Notar que los distintos colores del relleno de la vista de planta de la figura 2 representan el patrón de la implantación realizada.

A continuación, se procede a depositar una capa de metal que, una vez definida según el patrón correspondiente, hará de máscara selectiva para el posterior grabado profundo de silicio. De esta forma se crean coronas concéntricas circulares (trincheras ciegas menores de 5 mieras de anchura) que harán de contactos de puerta (4), practicada en la primera capa de dieléctrico (2) y que llega hasta el interior del bloque (1) de material semiconductor, hasta una profundidad de alrededor de 80 mieras, como se ve en la figura 3. La diferencia entre el radio menor de una corona y el radio mayor de la corona inmediatamente anterior a esta es constante en toda la serie de coronas, de tal manera que sucesivos canales (6) concéntricos con forma de corona circular de material semiconductor del bloque (1) quedan definidos en el espacio entre las trincheras (4) circulares concéntricas.

Adicionalmente, en el mismo proceso de grabado profundo de silicio se realizan trincheras de protección (51 , 61) cuyo número de las mismas depende de la protección necesaria de la realización en particular pero siempre al menos una de cada una de ellas, las cuales también son menores de 5 mieras de anchura, practicadas en la primera capa de dieléctrico (2) y que llega hasta el interior del bloque (1) de material semiconductor, hasta una profundidad de alrededor de 80 mieras. Estas trincheras de protección (51 , 61), preferiblemente con planta en forma de rectángulo o cuadrado y preferentemente con esquinas redondeadas, alrededor de la trinchera (4) circular más externa, a una distancia del orden de 20 mieras, servirán de trincheras de guarda para el borde del dispositivo. En la realización preferente del segundo aspecto de la invención la trinchera (4) inmediatamente más externa a la última trinchera (4) de la celda se encuentra polarizada a la misma tensión que la puerta (5). Mientras la subsiguiente trinchera (4) permanece flotante contribuyendo a una elevación de la tensión de ruptura mediante el suavizado del campo eléctrico en el dispositivo.

Posteriormente se graba el metal que ha servido de máscara, retirándolo completamente. Alternativamente se puede usar otro material diferente, como óxido de silicio, para hacer de máscara del grabado profundo.

En una realización preferente que se muestra en la figura 4, se procede a rellenar la trinchera (4) realizada en el bloque (1) con polisilicio dopado conductor (41) cuyo dopaje es tipo P ó N según sea necesario en función del tipo de semiconductor del bloque (1) siendo el dopaje del tipo contrario al del semiconductor del bloque (1). Posteriormente se realiza un proceso térmico para extender los dopantes tipo P ó N desde el polisilicio dopado hacia las paredes de la trinchera definiendo de este modo los diferentes contactos de puerta (41) del transistor tipo JFET de la invención. En este mismo proceso de rellenado de la trinchera y proceso térmico posterior, también se definen el primer y segundo anillo de guarda definidos por las trincheras de protección (51 , 61) correspondientes a una trinchera polarizada de protección (51) y a una trinchera flotante de protección (61), de tal manera que se tiene al menos una trinchera polarizada de protección (51) practicada en la capa de dieléctrico (2) y que llega hasta el interior del bloque (1) de material semiconductor y exterior a la serie concéntrica de trincheras (4) y al menos una trinchera flotante de protección (61) practicada en la capa de dieléctrico (2) y que llegan hasta el interior del bloque (1) de material semiconductor y exterior a la trinchera polarizada de protección (51) y preferentemente coincidente al menos parcialmente con el borde del transistor.

A continuación se lleva a cabo un proceso de grabado selectivo de la primera capa de dieléctrico (2) en una zona específica en el centro de los canales (6), para realizar una implantación selectiva de elementos dopantes de tipo P ó N según sea necesario, del mismo tipo que el semiconductor del bloque (1), sólo en las zonas donde se ha grabado la primera capa de dieléctrico (2) es decir el óxido de silicio, para posteriormente proceder a un proceso térmico para conformar el resultado que se aprecia en la figura 4, definiendo los contactos de fuente (71) del transistor.

A continuación, se realiza un proceso de implementación selectiva de elementos dopantes de P ó N según sea necesario, del mismo tipo que el semiconductor del bloque (1), en el dorso del bloque (1) para posteriormente proceder a un proceso térmico para conformar el resultado que se aprecia en la figura 4, definiendo los contactos de drenador (72) del transistor.

Seguidamente, se realiza un crecimiento o, alternativamente depósito, de una segunda capa de dieléctrico (8) que puede ser óxido de silicio, mediante procesos térmicos para hacer la función de capa aislante entre capas conductoras. Seguidamente, se realiza un grabado selectivo de esta segunda capa de dieléctrico (8) en zonas específicas para la apertura de respectivas ventanas de contacto (91 , 101) para la puerta (4) y la trinchera de protección (51) y para la fuente (10) del transistor, como se ve en la figura 5.

Alternativamente, en aquellas realizaciones en las que el bloque (1) es de semiconductor tipo N, el dopaje del conductor (41) que define la puerta (4), será de tipo P y a su vez, el de los elementos que definen el drenador (72) y la fuente (71), deberá ser tipo N.

A continuación, se deposita una primera capa de material conductor (9) en la superficie como se ve en la vista de planta de la figura 5, que contacta la puerta (4) y un primer anillo de guarda definido por la trinchera polarizada de protección (5) a través de la ventana de contacto (91) que deja al descubierto la implantación (3).

A continuación, se deposita una segunda capa de material conductor (10) que cubre la celda junto con todos los canales (6) como se ve en el alzado de la figura 5, que contacta todos los contactos de fuente (71), a través de las ventanas de los contactos de fuente (101) que dejan al descubierto las implantaciones, como se aprecia en el corte OB de la figura 5 Finalmente, se deposita una tercera capa de material conductor eléctrico de baja resistividad (721) que cubre toda la superficie por su parte inferior, en el dorso del bloque (1) como se ve en el corte AO y BO de la figura 5, que define el contacto de drenador (721) del dispositivo.