程新红 (中国上海市长宁区长宁路865号, Shanghai 0, 200050, CN)
HE, Dawei (No.865, Changning RoadChangning District, Shanghai 0, 200050, CN)
何大伟 (中国上海市长宁区长宁路865号, Shanghai 0, 200050, CN)
WANG, Zhongjian (No.865, Changning RoadChangning District, Shanghai 0, 200050, CN)
王中健 (中国上海市长宁区长宁路865号, Shanghai 0, 200050, CN)
XU, Dawei (No.865, Changning RoadChangning District, Shanghai 0, 200050, CN)
中国科学院上海微系统与信息技术研究所 (中国上海市长宁区长宁路865号, Shanghai 0, 200050, CN)
CHENG, Xinhong (No.865, Changning RoadChangning District, Shanghai 0, 200050, CN)
程新红 (中国上海市长宁区长宁路865号, Shanghai 0, 200050, CN)
HE, Dawei (No.865, Changning RoadChangning District, Shanghai 0, 200050, CN)
何大伟 (中国上海市长宁区长宁路865号, Shanghai 0, 200050, CN)
WANG, Zhongjian (No.865, Changning RoadChangning District, Shanghai 0, 200050, CN)
王中健 (中国上海市长宁区长宁路865号, Shanghai 0, 200050, CN)
| 权 利 要 求 书 1. 一种具有多层超结结构的 L丽 OS 器件， 包括衬底和位于衬底之上的有源 区， 其特征在于， 所述有源区包括： 栅区、 位于所述栅区两侧的源区和漏 区、位于所述栅区之下的体区、位于所述体区与所述漏区之间的多层超结 层超结结构由横向交替排列的 n型柱区和 p型柱区组成。 2. 根据权利要求 1所述一种具有多层超结结构的 LDMOS器件， 其特征在于： 在所述多层超结结构中，上层超结结构的 n型柱区和 p型柱区分别与其下 层超结结构的 p型柱区和 n型柱区位置相对应， 使上下层超结结构的 n 型柱区和 p型柱区交错排列。 3. 根据权利要求 2所述一种具有多层超结结构的 LDMOS器件， 其特征在于： n型柱区的宽度和深度分别与 p型柱区的宽度和深度相等。 4. 根据权利要求 3所述一种具有多层超结结构的 LDMOS器件， 其特征在于： n型柱区和 p型柱区的宽度为 0. 5um-l . 5um0 5. 根据权利要求 3所述一种具有多层超结结构的 LDMOS器件， 其特征在于： n型柱区和 p型柱区的深度为 lum-2um。 6. 根据权利要求 1所述一种具有多层超结结构的 LDMOS器件， 其特征在于： 在所述有源区周围设有沟槽隔离结构。 7. 根据权利要求 1所述一种具有多层超结结构的 LDM0S器件， 其特征在于： 所述衬底为具有绝缘埋层的衬底、 体硅衬底或者蓝宝石衬底。 8. 根据权利要求 7所述一种具有多层超结结构的 LDM0S器件， 其特征在于： 所述衬底为具有绝缘埋层的衬底时， 所述有源区还包括体接触区， 该体接 触区位于所述源区旁与所述体区相接触。 9. 根据权利要求 1所述一种具有多层超结结构的 LDMOS器件， 其特征在于: 所述栅区包括栅介质层和位于栅介质层之上的栅材料层。 1 0.根据权利要求 9所述一种具有多层超结结构的 LDM0S器件， 其特征在于: 所述栅材料层釆用多晶硅材料。 |
背景技术 横向双扩散金属氧化物半导体 (LDMOS , Latera l Double-diffused MOSFET) 是高压集成电路 HVIC (High Vol tage Integrated Circui t)和功率集成电路 PIC (Power Integrated Ci rcui t)的关键技术。 其主要特征在于沟道区和漏区之 间加入一段相对较长的轻掺杂漂移区， 该漂移区掺杂类型与漏端一致， 通过加入 漂移区， 可以起到分担击穿电压的作用。
所谓超结 LDMOS, 是一种改进型 LDMOS ,即传统 LDM0ST的低掺杂 N型漂移区 被一组交替排布的 n型柱区和 p型柱区所取代。 理论上， 由于 p/n柱区之间的电 荷补偿， 超结 LDMOS可以获得很高的击穿电压， 而高掺杂的 N 型柱区则可以获 得很低的导通电阻，因此超结器件可以在击穿 电压和导通电阻之间取得一个很好 的平衡。
超结 LDMOS器件，其实质是在漂移区引入 pn结，当器件工作在最大击穿电压 下时， 漂移区能够尽可能完全耗尽， 这样， 除了 n柱区承担了主要的电压外， pn 柱区界面处的耗尽层也承担了部分电压，从而 比传统 LDMOS能够承受的更高的击 穿电压。
通常情况下，为了使得相同漂移区长度和宽度 的器件在最大击穿电压下尽可 能完全耗尽， 可以缩小 p/n柱区的宽度， 提高 p/n柱区的深度， 即尽可能提高柱 区的深宽比， 其本质是增大 p/n柱区之间的接触面积， 亦即增大漂移区内部的 p/n结耗尽区的面积， 然而实际上受工艺条件所限， 无法进一步获得较小的柱区 宽度和较深的柱区深度， 这是由于： 首先， 超结器件在以后的高能量离子注入过 程中， 需要进行退火处理， 这样过窄的柱区容易造成不同类型杂质相互之 间扩散 污染， 造成 p/n柱区内部电荷的不平衡， 会降低实际抗击穿能力； 其次， 过深的 柱区势必伴随高能量的离子注入， 容易造成器件内部损伤，且柱区内部杂质分布 很不均匀，仍然会带来相邻的 p/n柱区间电荷不平衡的问题，从而降低器件的 实 际抗击穿性能。
鉴于此， 本发明提出一种具有多层超结结构的 S0ILDM0S器件， 可以进一 步提高 p/n柱区间的接触面积， 提高器件抗击穿能力。
发明内容 本发明要解决的技术问题在于提供一种具有多 层超结结构的 LDM0S器件，提 高器件抗击穿能力。
为了解决上述技术问题， 本发明釆用如下技术方案：
一种具有多层超结结构的 L丽 OS器件， 包括衬底和位于衬底之上的有源区， 其有源区包括： 栅区、 位于所述栅区两侧的源区和漏区、 位于所述栅区之下的体 区、位于所述体区与所述漏区之间的多层超结 结构； 所述多层超结结构包括由下 至上依次排列的至少两层超结结构，每层超结 结构由横向交替排列的 n型柱区和 型柱区组成。
作为本发明的优选方案， 在多层超结结构中， 上层超结结构的 n型柱区和 p 型柱区分别与其下层超结结构的 p型柱区和 n型柱区位置相对应，使上下层超结 结构的 n型柱区和 p型柱区交错排列。 其中， n型柱区的宽度和深度分别与 p型 柱区的宽度和深度相等； 宽度为 0. 5um-l. 5um,其深度为 lum-2um。
作为本发明的优选方案，在其有源区周围设有 沟槽隔离结构。 所述衬底优选 具有绝缘埋层的衬底， 也可以是体硅衬底或蓝宝石衬底等其他各种类 型的衬底。 当选取具有绝缘埋层的 （S0I )衬底时， 该器件有源区还包括体接触区， 该体接 触区可位于源区旁与体区相接触。
其中， 所述栅区包括栅介质层和位于栅介质层之上的 栅材料层， 所述栅材料 层可釆用多晶硅材料。
本发明的有益效果在于：
本发明在既有的工艺条件下， 即工艺所能满足的最大深宽比情况下， 制作多 层的超结结构， 使上下两层超结结构的 p/n 型柱区交错排布， 能够进一步提高 p/n型柱区间的接触面积， 相当于将柱区的深宽比扩大了一倍， 同时该结构的制 作方法不会带来显著的副作用， 这样能够保证器件的抗击穿能力比传统的超结 LDM0S更高。
并且该多层超结结构还具有很好的扩展性， 不仅可用于 S0I衬底，也可用于 体硅或蓝宝石等其它各种类型衬底， 另外， 该多层超结结构不仅可以为双层， 也 可扩展为三层乃至更多层， 以进一步提高 p/n型柱区间的接触面积，从而提升器 件的抗击穿能力。 附图说明 图 1为实施例中步骤（1 ) 的示意图；
图 2为实施例中步骤（2 ) 的示意图；
图 3为实施例中第一层超结结构的剖面示意图；
图 4 为实施例中由第一和第二层超结结构组成的多 层超结结构的剖面示意 图；
图 5为实施例中多层超结结构的 L丽 OS器件的示意图。
图 1中各附图标记说明如下：
1、 源极
2、 栅极
3、 多晶硅栅材料层
4、 ρ型柱区
5、 n型柱区 7、 沟槽隔离结构
8、 SOI埋氧层
9、 SOI底层硅
10、 体接触区
11、 源区
12、 体区
1 3、 栅氧化材料层
14、 第一层超结结构
15、 第二层超结结构
16、 漏区
具体实施方式 下面结合附图进一步说明本发明， 为了示出的方便附图并未按照比例绘制。 如图 5所示， 一种具有多层超结结构的 LDM0S器件， 包括衬底和位于衬底之 上的有源区， 其有源区包括： 栅区、 位于栅区两侧的源区 11和漏区 16、 位于栅 区之下的体区 12、 位于体区 12与漏区 16之间的多层超结结构； 所述多层超结 结构包括由下至上依次排列的至少两层超结结 构 （包括第一层超结结构 14和第 二层超结结构 15 ) , 每层超结结构由横向交替排列的 n型柱区 5和 p型柱区 4 组成， 可分担击穿电压。 其中， 所述栅区包括栅介质层和位于栅介质层之上的 栅 材料层， 例如， 栅氧化材料层 1 3和多晶硅栅材料层 3。
作为本发明的优选方案， 在多层超结结构中， 上层超结结构的 n型柱区和 p 型柱区分别与其下层超结结构的 p型柱区和 n型柱区位置相对应，使上下层超结 结构的 n型柱区和 p型柱区交错排列， 能够进一步提高 n、 p型柱区间的接触面 积。 另外， 该多层超结结构不仅可以为双层， 也可扩展为三层乃至更多层。 n型 柱区和 p型柱区宽度及深度均分别相等，其宽度为工 条件所能提供的最小离子 注入窗口宽度， 范围为 0. 5um-1. 5um,其深度为杂质所能提供的最大离子注入深 度, 范围为 1丽- 2丽。
作为本发明的优选方案， 在其有源区周围设有沟槽隔离结构 7 , 将其与其他 器件电隔离。所述衬底优选具有绝缘埋层的衬 底，如 SOI (S i l i con On Insula tor) 衬底（包括 SOI埋氧层 8和 S0I底层硅 9 ) , 也可以是体硅衬底或蓝宝石衬底等 其他各种类型的衬底。 当选取具有绝缘埋层的 （S0I )衬底时， 该器件还包括体 接触区 10, 该体接触区 10可位于源区 11旁与体区 12相接触， 用于引出体区 12 聚集的多余电荷， 避免浮体效应。
在栅区、 源区、 漏区上分别设有栅极 2、 源极 1、 漏极 6。 其中， 对于釆用 具有绝缘埋层的衬底的器件， 源极 1设于体接触区 10与源区 11交界处之上。
以 S0I衬底为例， 实现该器件的工艺包括以下步骤：
( 1 )如图 1所示， 釆用 S0I衬底， 对其顶层硅进行离子注入， 形成交替排 列的 n型柱区和 p型柱区， 作为第一层超结结构。 其中， 离子注入形成的柱区深 度即为 S0I顶层硅厚度， 柱区宽度以工艺条件所能提供的最小宽度设计 ， p型柱 区通过注入杂质硼形成， n型柱区通过注入杂质磷形成。 第一层超结结构的剖面 图如图 3所示， 与传统 LDM0S的超结结构相同。
( 2 )如图 2所示，在形成有第一层超结结构的 S0I衬底上外延生长单晶硅， 制备外延层。外延层的厚度与第一层超结结构 的厚度相同，也将作为第二层超结 结构的厚度。 然后， 利用与制作第一层超结结构相同的工艺条件在 外延层制作第 二层超结结构，且使第二层超结结构的 n型柱区和 p型柱区分别与其下第一层超 结结构的 p型柱区和 n型柱区位置相对应，从而使上下层超结结构 n型柱区和 P型柱区交错排列。
由第一和第二层超结结构组成的多层超结结构 的剖面图，如图 4所示， 可见 p/n型柱区的交错排布能够进一步提高 p/n型柱区间的接触面积， 相当于将柱区 的深宽比扩大了一倍， 同时其制作与传统工艺相兼容， 不会带来显著的副作用， 这样能够保证器件的抗击穿能力比传统的超结 LDM0S更高。
另外， 还可以通过重复步骤（2 ) 的方法， 继续生长第三层乃至更多层超结 结构， 进一步提高 p/n型柱区间的接触面积。
( 3 )利用浅沟槽隔离（STI )技术制作沟槽隔离结构， 将包含了多层超结结 构的部分硅材料隔离出来， 该部分硅材料用于制备器件的有源区。
( 4 )在上述被隔离的部分硅材料表面利用热氧化 形成一层栅氧化材料。
( 5 ) 利用多次离子注入方式对所述部分硅材料中除 多层超结结构以外的部 分掺杂， 形成 p阱体区。
( 6 )在栅氧化材料上淀积多晶硅、 掺杂形成多晶硅栅材料， 并通过光刻在 阱体区上靠近多层超结结构的一端制作出栅区 。 栅区由栅氧化材料层和多晶硅 栅材料层构成。
( 7 )在所述栅区的一侧，通过离子注入在 p阱体区上形成体接触区和源区。
( 8 )在所述栅区的另一侧， 通过离子注入在多层超结结构上远离栅区的一 端形成漏区， 从而完成有源区的制作， 得到器件的核心结构。
其中， 制作 p阱体区、 栅区、 源区、 体接触区和漏区釆用离子注入、 刻蚀等 常规半导体工艺， 本实施例仅是一种优选的步骤方法， 具体制作时也可以有其他 的变化。 制作的栅区和漏区纵向排列， 而多层超结结构由横向交替排列的 n型柱 区和 ρ型柱区组成。
( 9 ) 釆用 LT0 (低温二氧化硅）方式生长二氧化硅， 覆盖整个有源区。
( 10 )在所述二氧化硅上刻蚀出窗口， 然后淀积金属， 光刻， 引出栅极、 源 极、 漏极。 源极设于体接触区与源区交界处之上。
( 11 ) 最后淀积氮化硅， 生成钝化层。
最后得到的器件如图 5所示。
本发明中涉及的其他技术属于本领域技术人员 熟悉的范畴， 在此不再赘述。 上述实施例仅用以说明而非限制本发明的技术 方案。任何不脱离本发明精神和范 围的技术方案均应涵盖在本发明的专利申请范 围当中。