(実施形態)
  図1は、本実施形態の磁気センサ回路の回� ��図である。

  本実施形態の磁気センサ回路は、コン� �レータ回路11と、出力論理決定回路12と、し� ��い値電圧制御回路13及びしきい値電圧出力� �路14とを備えている。

  入力端子INには、図示しないホール素子お よび増幅回路から、ホール素子を貫く磁束に 応じたホール電圧が与えられる。便宜上、本 実施形態では、ホール素子を貫く順方向(N極) 磁束が大きければ、このホール電圧も大きく なるものとしている。このホール電圧は、ホ ール素子を貫く磁束がゼロである場合に、所 定の値となるように設定されている。すなわ ちホール電圧を増幅する図示しない増幅回路 の出力動作点が、ホール素子を貫く磁束がゼ ロである場合に所定の値となるように設定さ れている。便宜上、本実施形態では、所定の 値が電源電圧Vddの半分の値、すなわちVdd/2に� ��るように設定されている
ものとしている。

  コンパレータ回路11は、入力端子INの電� ��としきい値電圧出力回路14の出力する電圧� �比較動作する。出力論理決定回路12は、コン パレータ回路11の出力信号とクロック信号CLK1 、2、3によって、磁気センサ回路の出力信号� ��磁気センサ回路の出力端子OUTに出力する。� ��らに出力論理決定回路12は、しきい値電圧� �力回路14のしきい値電圧を決定するための元 となるデータ信号を出力する。しきい値電圧 制御回路13は、出力論理決定回路12の出力す� �データ信号とクロック信号CLK4によって、し� ��い値電圧出力回路14が出力するしきい値電� �を決定する制御信号を出力する。しきい値� �圧出力回路14は、しきい値電圧制御回路13の� ��御信号とクロック信号CLK1、2によって、コ� �パレータ回路11に適当なしきい値電圧を出力 する。

  図3は、クロック信号CLK1、2、3、4のタイ ミングを示す波形図である。クロック信号CLK 1、2、3、4は、順次、互いに他と重なりのな� �パルスが繰り返されるものとしている。ク� �ック信号CLK1がHである期間を第1の期間、ク� �ック信号CLK2がHである期間を第2の期間、ク� �ック信号CLK3がHである期間を第3の期間、ク� �ック信号CLK4がHである期間を第4の期間とす� �。

  第1の期間において、しきい値電圧出力� ��路14は、Vdd/2よりも高い、順方向(N極)磁束に 対する第1のしきい値電圧を出力し、出力論� �決定回路12は、コンパレータ回路11の出力論� ��をラッチ動作する。

  第2の期間において、しきい値電圧出力� ��路14は、Vdd/2よりも低い、逆方向(S極)磁束に 対する第2のしきい値電圧を出力し、出力論� �決定回路12は、コンパレータ回路11の出力論� ��をラッチ動作する。

  第3の期間において、出力論理決定回路1 2は、第1の期間にラッチ動作したコンパレー� ��回路11の出力論理と、第2の期間にラッチ動� ��したコンパレータ回路11の出力論理から、� �気センサ回路としての出力論理を決定し、� �れを磁気センサ回路の出力端子OUTに出力す� �。例えば、順方向(N極)または逆方向(S極)の� �束が強ければHを、弱い場合にはLを出力する 。

  第4の期間において、しきい値電圧制御� ��路13は、出力論理決定回路12の出力するデー タ信号から、次の第1の期間における第1のし� ��い値電圧と、次の第2の期間における第2の� �きい値電圧とを決定する制御信号をしきい� �電圧出力回路14に出力する。

  出力論理決定回路12と、しきい値電圧制 御回路13と、しきい値電圧出力回路14は、例� �ば図2に示す回路により実現される。

 出力論理決定回路12は、第1の期間にコン� ��レータ回路11の出力論理をラッチ動作する� �憶回路21、第2の期間にコンパレータ回路11の 出力論理をラッチ動作する記憶回路22、イン� ��ータ回路23、第1の期間にラッチ動作された� ��ンパレータ回路11の出力論理と、第2の期間� ��ラッチ動作されたコンパレータ回路11の出� �論理から、磁束磁気センサ回路としての出� �論理を決定するインバータ回路23とオア回路 24、オア回路24の出力をラッチ動作し磁気セ� �サ回路としての出力論理を決定する記憶回� �25によって構成されている。

  しきい値電圧制御回路13は、出力論理決 定回路12の出力するデータ信号から、次の第1 の期間における第1のしきい値電圧と、次の� �2の期間における第2のしきい値電圧を決定す るためのデータ信号を生成する論理回路31、� ��記データ信号をラッチ動作する記憶回路32� �記憶回路33、記憶回路34、記憶回路35によっ� �構成されている。

  しきい値電圧出力回路14は、しきい値電 圧制御回路13の出力する制御信号によってオ� ��/オフ制御(例えば、制御信号がHのときにオ� ��)されるスイッチ42、43、45、および46と、ク� ��ック信号CLK1によってオン/オフ制御される� �イッチ41と、クロック信号CLK2によってオン/� ��フ制御されるスイッチ44と、これらのスイ� �チによって選択される、Vthnoなる電圧値の電 圧源47、Vthnrなる電圧値の電圧源48、Vthsoなる� ��圧値の電圧源49、Vthsrなる電圧値の電圧源50� ��によって構成されている。

  上述したような磁気センサ回路は、以� �のように動作してホール素子を貫く磁束を� �出して検出信号を出力する機能を有する。

  強い順方向(N極)磁束がホール素子を貫� �ときは、Vdd/2よりも非常に高い電圧が端子IN� ��入力される。コンパレータ回路11は、第1の� ��間と第2の期間ともHレベルを出力する。記� �回路21は、第1の期間にHレベルをラッチ動作� ��て出力する。記憶回路22は、第2の期間にHレ ベルをラッチ動作して出力する。オア回路24� ��出力はHレベルになるので、記憶回路25は第3 の期間にHレベルをラッチ動作して出力する� �すなわち、強い順方向(N極)磁束がホール素� �を貫く場合には、磁気センサ回路はHレベル� ��出力する。

  強い逆方向(S極)磁束がホール素子を貫� �ときは、Vdd/2よりも非常に低い電圧が端子IN� ��入力される。コンパレータ回路11は、第1の� ��間と第2の期間ともLレベルを出力する。記� �回路21は、第1の期間にLレベルをラッチ動作� ��て出力する。記憶回路22は、第2の期間にLレ ベルをラッチ動作して出力する。オア回路24� ��出力はHレベルになるので、記憶回路25は第3 の期間にHレベルをラッチ動作して出力する� �すなわち、強い逆方向(S極)磁束がホール素� �を貫く場合には、磁気センサ回路はHレベル� ��出力する。

  ホール素子を貫く磁束が弱く、ゼロ(ま� ��はゼロに近い)ときは、Vdd/2(またはVdd/2に近� ��)電圧が端子INに入力される。コンパレータ� ��路11は、第1の期間にLレベルを出力し、第2� �期間にHレベルを出力する。記憶回路21は、� �1の期間にLレベルをラッチ動作して出力する 。記憶回路22は、第2の期間にHレベルをラッ� �動作して出力する。オア回路24の出力はLレ� �ルになるので、記憶回路25は第3の期間にLレ� ��ルをラッチ動作して出力する。すなわち、� ��ール素子を貫く磁束がゼロの場合には、磁� ��センサ回路はLレベルを出力する。

  次に、磁気センサ回路が、図6に示すよ� ��なヒステリシス特性を有するために必要な� ��件について説明する。必要な条件とは、下� ��(1)~(3)の3条件である。

 (1) 強い順方向(N極)磁束がホール素子1を� ��き、磁気センサ回路の出力端子OUTにHレベル が出力されているときには、次の第1の期間� �び次の第2の期間において、しきい値電圧出� ��回路14がコンパレータ回路11に対して出力す るしきい値電圧は、それぞれ順方向(N極)磁束 BrpN、及び逆方向(S極)磁束BopSの大きさに対応� ��るしきい値電圧、すなわち、Vthnr、及びVthso であること。

 (2) 強い順方向(S極)磁束がホール素子1を� ��き、磁気センサ回路の出力端子OUTにHレベル が出力されているときには、次の第1の期間� �び次の第2の期間において、しきい値電圧出� ��回路14がコンパレータ回路11に対して出力す るしきい値電圧は、それぞれ順方向(N極)磁束 BopN、及び逆方向(S極)磁束BrpSの大きさに対応� ��るしきい値電圧、すなわち、Vthno、及びVthsr であること。

 (3) 弱い磁束がホール素子1を貫き、磁気� ��ンサ回路の出力端子OUTにLレベルが出力され ているときには、次の第1の期間及び次の第2� ��期間において、しきい値電圧出力回路14が� �ンパレータ回路11に対して出力するしきい値 電圧は、それぞれ順方向(N極)磁束BopN、及び� �方向(S極)磁束BopSの大きさに対応するしきい� ��電圧、すなわち、Vthno、及びVthsoであること 。

  以上3条件を満たすために、図2の回路に おいて論理回路31が達成すべき真理値表を図4 に示す。論理回路31は、記憶回路21の出力信� �x1と記憶回路25の出力信号x2をデータ信号と� �て入力して、図4の真理値表にしたがって、� ��ンパレータ回路11のしきい値電圧を決定す� �データ信号y1、y2、y3、及びy4を出力する。

  すなわち、しきい値電圧制御回路13は、 出力論理決定回路12の出力するデータ信号x1� �x2を入力して、クロック信号CLK4によって、� �きい値電圧出力回路14にデータ信号y1、y2、y3 、及びy4を出力する。しきい値電圧出力回路1 4は、データ信号y1、y2、y3、及びy4に従ってス イッチ42、43、44、及び45を適当にオン/オフ動 作して、コンパレータ回路11のしきい値電圧� ��決定する。以上のように磁気センサ回路が� ��作することによって、図6に示すようなヒス テリシス特性を有することが可能となる。

  ここで、図2の磁気センサ回路の回路図� ��及び図4の論理回路31の真理値表は一例であ� ��、本発明の磁気センサ回路はこの回路及び� ��理値表に限定されるものではない。例えば� ��記憶回路21、22、25、32、33、34、及び35は、� �イッチと容量によって構成される一般的な� �ンプルホールド回路で代用してもよい。ま� �例えば、出力論理決定回路12が出力するデー タ信号を、図2で示すデータ信号とは異なる� �ータ信号を適用した場合においては、その� �合に対応した真理値表を論理回路31に対して 設定し、これに従えばよい。

  また、本実施形態では、コンパレータ� �路11は、第1の期間において順方向(N極)磁束� �第2の期間において、逆方向(S極)磁束に対す� ��比較動作をするものとしているが、この逆� ��動作、すなわち、第1の期間において逆方向 (S極)磁束、第2の期間において順方向(N極)磁� �に対する比較動作をさせたい場合には、出� �論理決定回路12などの構成を適当に与えれば 、本実施形態同様の効果が得られることは明 白である。

  また、本実施形態では、入力端子IN与えら れるこのホール電圧は、ホール素子を貫く順 方向(N極)磁束が大きいほど大きくなるものと しているが、ホール素子を貫く逆方向(S極)磁 束が大きいほど大きくなるとした場合には、 出力論理決定回路12などの構成を適当に与え� ��ば、本実施形態同様の効果が得られること� ��明白である。
なお、本実施形態における、各種クロック信 号は、磁気センサ回路と同一デバイスにて生 成されるものとしてもよいし、磁気センサ回 路外部デバイスにて生成されるものとしても よく、その生成については限定されるもので はない。

  また、本実施形態における、各種電圧� �は、例えば電源電圧を複数の抵抗により分� �することで与えられるものとしてもよく、� �の他の方法で生成されるものとしてもよく� �その生成については限定されるものではな� �。

  上述のように、本発明の磁気センサ回� �によれば、複雑な構成のヒステリシス機能� �きコンパレータ回路を用いることなく、論� �回路とスイッチを用いて磁気センサ回路を� �現できる。従って、従来の磁気センサ回路� �りも、回路規模を小さくすることが可能と� �り、さらに消費電流の増大やコストアップ� �いう問題を解消することが出来る。