Kleinste nichtflüchtige Speicherzellen werden für höchste In- tegrationsdichte bei Multimedia-Anwendungen benötigt. Die Weiterentwicklung der Halbleitertechnik ermöglicht zunehmend größere Speicherkapazitäten, die sehr bald den Gigabitbereich erschließen werden. Während jedoch die von der Lithographie bestimmte minimale Strukturgröße weiterhin abnimmt, können andere Parameter, wie z. B. die Dicke des Tunneloxids nicht mehr entsprechend skaliert werden. Die bei planaren Transis- toren mit der Strukturverkleinerung einhergehende Abnahme der Kanallänge erfordert eine Erhöhung der Kanaldotierung, um das Auftreten eines als Punch-through bezeichneten Spannungs- durchbruchs zwischen Source und Drain zu vermeiden. Das führt zu einer Erhöhung der Einsatzspannung, die üblicherweise mit einer Reduktion der Dicke des Gateoxids kompensiert wird.

Durch Channel-hot-Electrons programmierbare, mit Hot-Holes löschbare planare SONOS-Speicherzellen (s. Boaz Eitan US 5,768,192, US 6,011,725, WO 99/60631) erfordern jedoch ein Steuer-Dielektrikum mit einer einem Gate-Oxid gleichwertigen Dicke. Diese Dicke kann aber nicht beliebig vermindert wer- den, ohne dass die Anzahl der ausführbaren Programmierzyklen ("Endurance"der Speicherzelle) in nicht zu tolerierender Weise abnimmt. Erforderlich ist deshalb eine hinreichend gro- ße Kanallänge, damit die Dotierstoffkonzentration im Kanal

nicht zu hoch gewählt werden muss, weil sonst die Einsatz- spannung zu sehr ansteigt.

In der Veröffentlichung von J. Tanaka et al. :"A Sub-0. 1-) Um Grooved Gate MOSFET with High Immunity to Short-Channel Ef- fects"in IEDM 93, S. 537-540 (1993) ist ein Transistor auf einem p+-Substrat beschrieben, bei dem die Gate-Elektrode in einem Graben zwischen dem n+-Source-Bereich und dem n+-Drain- Bereich angeordnet ist und so ein gekrümmter Kanal-Bereich in dem Substrat ausgebildet ist.

In der Veröffentlichung von K. Nakagawa et al. :"A Flash EEPROM Cell with Self-Aligned Trench Transistor & Isolation Structure"in 2000 IEEE Symposium on VLSI Technology Digest of Technical Papers ist ein Transistor als Speicherzelle mit einer Floating-gate-Elektrode beschrieben, die zwischen dem n+-Source-Bereich und dem n+-Drain-Bereich bis in eine p- Wanne des Substrates reichend angeordnet ist. Zwischen der Floating-gate-Elektrode und der Kontroll-gate-Elektrode be- findet sich eine Dielektrikumschicht aus einer Oxid-Nitrid- Oxid-Schichtfolge.

In der US 6,080,624 von Eiji Kamiya ist ein nichtflüchtiger Halbleiterspeicher mit Flash-EEPROM-Speicherzellen beschrie- ben. Auf einem Substrat sind das Gate-Dielektrikum, eine als Speichermedium vorgesehene Floating-Gate-Elektrode, ein ONO- Film als Zwischendielektrikum, eine Kontroll-Gate-Elektrode und ein Nitridfilm als Deckschicht aufgebracht und struktu- riert. Die Source-Bereiche und die Drain-Bereiche sind durch eine eingebrachte Diffusion ausgebildet. Eine weitere Nitrid- schicht ist ganzflächig aufgebracht, und ein elektrischer Isolator ist in die vorhandenen Zwischenräume zwischen den Stegen der Gate-Elektroden eingebracht. Die dadurch gebilde- ten isolierenden Streifen verlaufen in der Richtung der Wort- leitungen, während die Bitleitungen durch auf der Oberseite aufgebrachte elektrische Leiterbahnen gebildet sind.

In der DE 195 45 903 AI ist eine Festwertspeicherzellenanord- nung beschrieben, bei der planare MOS-Transistoren in paral- lel zueinander verlaufenden Zeilen angeordnet sind. Benach- barte Zeilen verlaufen abwechselnd am Boden von Längsgräben und auf zwischen benachbarten Längsgräben vorhandenen Stegen.

, Es sind dementsprechend an den Böden der Längsgräben untere Source-/Drain-Gebiete und an den Oberseiten der zwischen den Gräben vorhandenen Stege obere Source-/Drain-Gebiete ausge- bildet. Auf den Source-/Drain-Gebieten sind dielektrische Schichten als Gate-Dielektrikum angeordnet, die an den Wänden der Längsgräben durch Spacer aus Si02 ergänzt werden. Als Ga- te-Dielektrikum kann eine ONO-Schichtfolge vorgesehen sein.

Die Bitleitungen verlaufen quer und die Wortleitungen paral- lel zu den Längsgräben.

Aufgabe der vorliegenden Erfindung ist es, eine Speicherzelle für eine Speicherzellenanordnung mit extrem geringem Flächen- bedarf und ein zugehöriges Herstellungsverfahren anzugeben.

Diese Aufgabe wird mit der Speicherzelle mit den Merkmalen des Anspruches 1, mit der Anordnung aus Speicherzellen mit den Merkmalen des Anspruches 6 bzw. mit dem Verfahren mit den Merkmalen des Anspruches 9 gelöst. Ausgestaltungen ergeben sich aus den abhängigen Ansprüchen.

Der erfindungsgemäßen Speicherzelle liegt die Erkenntnis zu- grunde, dass eine weitere Verringerung der Abmessungen der Speicherzellen bei gleichzeitig ausreichend niedrig gehalte- ner Zugriffszeit zum Schreiben und Lesen nur möglich ist, wenn die Bitleitungen ausreichend niederohmig sind. Zu diesem Zweck sind die Bitleitungen ausgebildet, indem auf dotierten Source-/Drain-Bereichen von Speichertransistoren eine ent- sprechend den Bitleitungen streifenförmig strukturierte ge- sonderte Schicht oder Schichtfolge angeordnet ist, die, ins- besondere als Metallisierung, elektrisch leitend mit den Source-/Drain-Bereichen verbunden ist und den ohmschen Wider- stand der Bitleitungen reduziert. Dabei handelt es sich ganz

allgemein um eine Schicht oder Schichtfolge, die streifenför- mig ausgebildet ist und mindestens eine Schichtlage umfasst, die für den angegebenen Zweck ausreichend geringen ohmschen Widerstand aufweist, unabhängig davon, ob diese Schicht oder Schichtfolge vollständig oder nur in einer anteiligen Schichtlage aus elektrisch leitendem Material gebildet ist.

In der folgenden Beschreibung und in den Ansprüchen ist eine solche zumindest in einer Schichtlage hinreichend elektrisch leitfähige Schicht oder Schichtfolge jeweils als elektrisch leitende Schicht bezeichnet. Dafür ist insbesondere mindes- tens ein Material aus der Gruppe von dotiertem Polysilizium, Wolfram, Wolframsilicid, Kobalt, Kobaltsilicid, Titan und Ti- tansilicid geeignet.

Wenn die Source-/Drain-Bereiche in Silizium ausgebildet wer- den, kann die Metallisierung vorzugsweise eine silizierte Me- tallschicht sein, die nach dem Verfahren hergestellt wird, das unter der Bezeichnung"Salicide"als Abkürzung von Self- Aligned-Silicide bekannt ist. Bei anderen Ausführungsformen, bevorzugt ebenfalls auf Silizium, ist eine als Metallisierung aufgebrachte Schichtfolge aus Polysilizium und WSi bzw. WN/W sowie eine abdeckende und elektrisch isolierende Schicht aus einem für eine Hartmaske geeigneten Material, zum Beispiel einem Oxid oder Nitrid, auf den Source-/Drain-Bereichen der Speichertransistoren vorhanden. Die Metallisierungen der Bit- leitungsstrukturen sind direkt auf dem Substrat und nach Be- darf teilweise über oxidbedeckten Bereichen strukturiert.

Die Source-/Drain-Bereiche der einzelnen Speichertransistoren werden mit einer Source-/Drain-Implantation hoher Dosis oder durch eine Ausdiffusion von Dotierstoff aus einer geeigneten Schicht, z. B. aus Polysilizium, hergestellt. Mit den auf den Source-/Drain-Bereichen aufgebrachten streifenförmigen Metal- lisierungen sind die Bitleitungen gebildet, die wegen der gu- ten Leitfähigkeit der Metallisierungen einen besonders nied- rigen ohmschen Widerstand aufweisen. Unter einer Metallisie- rung ist hier eine metallhaltige Schicht oder eine zumindest

metallartige Eigenschaften aufweisende Leiterbahn zu verste- hen. Die Source-/Drain-Bereiche derselben Bitleitung brauchen nicht bereits im Halbleitermaterial elektrisch leitend mit- einander verbunden zu sein. Vorzugsweise jedoch sind die Bit- leitungen als vergrabene Bitleitungen mit streifenförmigen dotierten Bereichen im Halbleitermaterial ausgebildet, die zusätzlich mit den Metallisierungen versehen sind.

Die Bitleitungsstrukturen sind auf der von dem Halbleiterma- terial abgewandten Oberseite vorzugsweise in Nitridschichten gekapselt, die als Streifen ausgeführt werden und im Herstel- lungsverfahren als Ätzmaske zur Erzeugung dazu selbstjustier- ter Kanalbereiche der Transistoren dienen. Nach dem Aufbrin- gen einer Speicherschicht, die vorzugsweise eine aus einer Begrenzungsschicht, einer Speicherschicht und einer weiteren Begrenzungsschicht gebildeten Schichtfolge besteht, die nach Art einer ONO-Schicht ausgebildet ist, wird eine Schichtfolge zur Herstellung von Wortleitungen abgeschieden und vorzugs- weise durch eine Trockenätzung streifenförmig strukturiert.

Die Begrenzungsschichten sind Material einer höheren Energie- bandlücke als die Energiebandlücke der Speicherschicht, so dass die Ladungsträger, die in der Speicherschicht eingefan- gen sind, dort lokalisiert bleiben. Als Material für die Speicherschicht kommt vorzugsweise ein Nitrid in Frage ; als umgebendes Material ist vorrangig ein Oxid geeignet. Bei ei- ner Speicherzelle im Materialsystem von Silizium ist die Speicherschicht in dem Beispiel einer ONO-Schichtfolge Sili- ziumnitrid mit einer Energiebandlücke von etwa 5 eV ; die um- gebenden Begrenzungsschichten sind Siliziumoxid mit einer Energiebandlücke von etwa 9 eV. Die Speicherschicht kann ein anderes Material sein, dessen Energiebandlücke kleiner als die Energiebandlücke der Begrenzungsschichten ist, wobei die Differenz der Energiebandlücken für einen guten elektrischen Einschluss der Ladungsträger (confinement) möglichst groß sein soll. In Verbindung mit Siliziumoxid als Begrenzungs- schichten kann z. B. Tantaloxid, Hafniumsilicat, Titanoxid

(im Fall stöchiometrischer Zusammensetzung TiO2), Zirkonoxid (im Fall stöchiometrischer Zusammensetzung ZrO2), Aluminium- oxid (im Fall stöchiometrischer Zusammensetzung A1203) oder intrinsisch leitendes (undotiertes) Silizium als Material der Speicherschicht eingesetzt werden.

Zwischen den Kanalbereichen der Transistoren benachbarter Speicherzellen kann durch eine Implantation von Dotierstoff mit variablem Einfallswinkel eine elektrische Isolation er- zeugt werden, um die Transistoren voneinander zu isolieren, eine so genannte Anti-Punch-Implantation. Eine alternative Ausgestaltung sieht vor, diese Isolation durch Aussparungen, die mit Oxid gefüllt sind, zu realisieren ; das geschieht nach Art einer STI (shallow trench isolation).

Mit einer solchen Speicherzelle ist es möglich, trotz ausrei- chend großer Gatelänge der Speichertransistoren die jeweilige Speicherzelle als eine im Maßstab der eingesetzten Fotolitho- graphie minimal mögliche Crosspoint-Zelle zu realisieren. Die erfindungsgemäße Struktur erlaubt große Zellblöcke mit mini- maler Ansteuerperipherie, woraus sich eine hohe Cell-Effi- ciency ergibt. Mit der erfindungsgemäß ausgebildeten Spei- cherzellenstruktur sind auch speziell über STI-Strukturen an- geordnete Bitleitungsstrukturen realisierbar.

Es folgt eine genauere Beschreibung der erfindungsgemäßen Speicherzelle und zugehöriger Herstellungsverfahren anhand der in den beigefügten Figuren dargestellten Beispiele.

Die Figur 0 zeigt eine schematische Anordnung der Wortleitun- gen und Bitleitungen in Aufsicht.

Die Figuren 1, 2a, 2b, 3,4a, 4b und 4c zeigen Querschnitte durch Zwischenprodukte der Speicherzelle nach verschiedenen Schritten eines bevorzugten Herstellungsverfahrens.

Die Figuren 4.1 und 4.11 zeigen die Ansicht der Figur 4a für je ein alternatives Ausführungsbeispiel.

Die Figuren 4.2b und 4.2c zeigen die Ansichten der Figuren 4b und 4c für ein alternatives Ausführungsbeispiel.

Die Figuren 3.3a, 3.3b und 3.3c zeigen Zwischenprodukte von Verfahrensschritten eines alternativen Ausführungsbeispiels anstelle der Figur 3.

Die Figuren 4.3a bis 4.3c entsprechen den Figuren 4a bis 4c für ein weiteres Ausführungsbeispiel.

Die Figuren 5a und 5b zeigen Diagramme zu Modellrechnungen.

In der Figur 0 ist eine Anordnung aus Wortleitungen WLn-1, WLn, WLn+1 und Bitleitungen Blei-1, BLi, BLi+i in einer Aufsicht im Schema dargestellt. Die Bitleitungen sind hier als vergra- bene Bitleitungen vorhanden und mit gestrichelten Linien als verdeckte Konturen eingezeichnet. Die Wortleitungen sind als vorzugsweise metallische Leiterbahnen auf der Oberseite der Anordnung angebracht. In einer jeweiligen Kreuzungsposition eines Bitleitungszwischengebiets und einer Wortleitung ist eine Speicherzelle des Speichers angeordnet. Daher rührt die für die kleinste einsetzbare Speicherzelle gebräuchliche Be- zeichnung Crosspoint-Zelle. An einer solchen Kreuzungspositi- on einer Speicherzellenanordnung befindet sich jeweils eine erfindungsgemäße Speicherzelle. Die jeweils auszulesende oder zu programmierende Speicherzelle wird über die Bitleitungen und Wortleitungen in der an sich bekannten Weise adressiert.

Die Gesamtheit der Speicherzellen mit den dargestellten Ver- bindungen durch Bitleitungen und Wortleitungen bilden einen Speicher in Virtual-Ground-NOR-Architektur. Im Prinzip ist die erfindungsgemäße Speicherzelle aber auch in anderen Spei- cherarchitekturen einsetzbar. Der Aufbau der Speicherzelle in der Speicherzellenanordnung des Speichers wird nachfolgend anhand bevorzugter Herstellungsverfahren beschrieben.

In der Figur 1 ist zur Erläuterung der erfindungsgemäßen Speicherzellenstruktur und deren Anordnung in einem Speicher- zellenfeld anhand eines bevorzugten Herstellungsverfahrens ein erstes Zwischenprodukt in einem Querschnitt dargestellt.

Die Herstellung erfolgt vorzugsweise im Rahmen eines CMOS- Prozesses, mit dem auch die Ansteuerelektronik hergestellt wird. Zu diesem Zweck werden in einem Halbleiterkörper oder in einer auf einem Substrat aufgewachsenen Halbleiterschicht oder Halbleiterschichtfolge Gräben geätzt, die mit einem Oxid als STI (shallow trench isolation) aufgefüllt werden. Es ist üblich, die Oberseite des Halbleitermateriales zunächst mit einem an sich bekannten so genannten Pad-Oxid (Streuoxid) und Pad-Nitrid zu bedecken. Die STI-Grabenätzung erfolgt mittels einer geeigneten Fototechnik. Nach dem Einbringen der Oxid- Füllung wird die Oberseite planarisiert, was z. B. in an sich bekannter Weise mittels CMP (chemical mechanical polishing) geschehen kann. Das Pad-Nitrid wird anschließend durch eine Ätzung entfernt. p-Wannen und n-Wannen, d. h. dotierte Berei- che, die tief in das Halbleitermaterial hinein reichen und für die Ansteuerperipherie und die Speicherzellen vorgesehen sind, werden bei Verwendung von Silizium als Halbleitermate- rial vorzugsweise durch maskierte Bor-Implantationen und Phosphor-Implantationen mit anschließender Ausheilung der Im- plantate hergestellt. In der Figur 1 sind in einem Halblei- terkörper 1, z. B. einem Substrat aus Silizium, eine ausge- bildete p-Wanne 10 und eine z. B. mit einem Oxid hergestellte Randisolation 12 im Querschnitt dargestellt.

Nach dem Entfernen des anfänglich aufgebrachten Pad-Oxids wird eine Oxidschicht 13 geeigneter Dicke aufgewachsen, die später außerhalb des Speicherzellenfeldes als Ätzstoppschicht dient. Bei diesem Ausführungsbeispiel des Herstellungsprozes- ses wird dann mittels einer geeigneten Fototechnik eine Im- plantation (z. B. Phosphor) eingebracht, mit der ein hoch n- leitend dotierter Bereich 11 (n+-Bereich) in einem oberen An- teil der p-Wanne 10 ausgebildet wird, der für die später her- zustellenden Source-/Drain-Bereiche vorgesehen ist. Die Vor- zeichen der Dotierungen können auch vertauscht sein (p+-Be- reich in einer n-Wanne). Im Bereich des Speicherzellenfeldes wird vorzugsweise mit derselben Fotomaske die Oxidschicht 13, die zur Ausbildung der Speicherzelle nicht erforderlich ist, nasschemisch entfernt.

In der Figur 2a ist der in der Figur 1 dargestellte Quer- schnitt nach dem Aufbringen und Strukturieren einer weiteren Schichtfolge gezeigt. Diese Schichtfolge dient dazu, die er- findungswesentliche streifenförmig strukturierte elektrisch leitende Schicht 8 der Bitleitungsstrukturen auszubilden. Bei dem in der Figur 2a dargestellten Ausführungsbeispiel werden dazu in einer bevorzugten Ausführung zunächst zur Kontaktie- rung der Source-/Drain-Bereiche eine Polysiliziumschicht 14 des zugehörigen Vorzeichens des Leitfähigkeitstyps, danach eine metallhaltige Schicht 15, hier Wolframsilicid (WSi), als eigentliche niederohmige Bitleitung und anschließend ein Ma- terial einer Hartmaske 16 (z. B. ein Oxid) zur elektrischen Isolation aufgebracht und streifenförmig strukturiert. Statt des WSi kann eine Schichtfolge aus Wolframnitrid und Wolfram aufgebracht werden. Die elektrisch leitende Schicht kann auch Titan und/oder Titansilicid aufweisen. Die streifenförmige Strukturierung der elektrisch leitenden Schicht 8 geschieht vorzugsweise durch eine Fototechnik und anisotrope Ätzung, wobei es unwesentlich ist, ob das Halbleitermaterial des Halbleiterkörpers oder der Halbleiterschicht des implantier- ten Bereiches leicht angeätzt wird. Die streifenförmigen An- teile der elektrisch leitenden Schicht 8 werden seitlich durch Spacer 17, vorzugsweise aus einem Oxid, isoliert.

In der Figur 2b ist der in der Figur 2a bezeichnete Schnitt dargestellt. Es ist dort erkennbar, dass die elektrisch lei- tende Schicht 8, die bei diesem Ausführungsbeispiel aus einer Polysiliziumschicht 14 und einer metallhaltigen Schicht 15, die ggf. auch mehrlagig sein kann, besteht, seitlich über die Randisolation 12 hinaus verlängert ist. Die Ätzung zur strei-

fenförmigen Strukturierung dieser Schichten wird am Rand des Zellenfeldes durch das Oxid der Randisolation 12 begrenzt.

Die Bitleitungen, die mit ihrem vergrabenen Anteil an der Randisolation 12 enden, werden durch die streifenförmig strukturierten Anteile der elektrisch leitenden Schicht über die Randisolation 12 hinaus verlängert und können so außer- halb des eigentlichen Speicherzellenfeldes kontaktiert wer- den.

Mit den Bitleitungsstrukturen auf der Oberseite und den oxid- bedeckten Bereichen als Maske werden, wie in der Figur 3 dar- gestellt, selbstjustiert Gräben 28 geätzt (z. B. mittels re- active ion etching, RIE), die für die aktiven Bereiche, ins- besondere die einzelnen Speicherzellen, vorgesehen sind. Da- zwischen werden die Source-/Drain-Bereiche 3,4 ausgebildet.

Außerdem ist zu berücksichtigen, dass für eine gute Funkti- onsweise (performance) die jeweils bei einer bestimmten Gate- Spannung vorhandene Ladungsträgerkonzentration in einem an dem Boden des Grabens vorgesehenen Anteil 23 des Kanalberei- ches des Speichertransistors ausreichend hoch sein muss ; bei einer p-Wanne ist das die Elektronenkonzentration. Bei einer vorteilhaften Ausgestaltung, bei der die Wanne 10 der Spei- cherzelle eine typische Dotierstoffkonzentration von 1017CM-3 aufweist, wird deshalb durch eine Implantation in den an dem Boden des Grabens vorgesehenen Anteil 23 des Kanalbereiches die Dotierstoffkonzentration des Kanalbereiches in der Mitte stärker verändert als in den seitlichen äußeren Bereichen.

Dazu wird vorzugsweise zunächst eine Opferschicht aufgebracht (z. B. sacrificial oxide, typisch etwa 6 nm dick, thermisch erzeugt). Dann wird der vorgesehene Dotierstoff implantiert ; das ist in dem angegebenen Beispiel einer p-dotierten Wanne Arsen als Dotierstoff mit einer Energie von beispielsweise typisch 20 keV in einer Dosis von 1012cm~2 bis 1014cm~2. Die Opferschicht wird entfernt ; bei einem Oxid kann das mit ver- dünnter HF geschehen.

Es wird ganzflächig eine Schichtfolge aus einer unteren Be- grenzungsschicht 5, einer Speicherschicht 6 und einer oberen Begrenzungsschicht 7 aufgebracht. Diese Schichtfolge ist als eigentliches Speichermedium vorgesehen und kann wie eingangs beschrieben z. B. eine an sich bekannte ONO-Schichtfolge sein. Dabei kann die untere Begrenzungsschicht 5 beispiels- weise ein etwa 2,5 nm bis 8 nm dickes Oxid (bottom oxide, vorzugsweise thermisch erzeugt) sein, die Speicherschicht 6 ein etwa 1 nm bis 5 nm dickes Nitrid (vorzugsweise mittels LPCVD, low pressure chemical vapor deposition, abgeschieden) und die obere Begrenzungsschicht 7 ebenfalls ein Oxid, etwa 3 nm bis 12 nm dick.

Die damit erreichte Struktur ist in der Figur 3 im Quer- schnitt dargestellt. Mit geeigneter Fototechnik wird das Speicherzellenfeld abgedeckt, so dass im Bereich der Periphe- rie die Speicherschicht einschließlich der Begrenzungsschich- ten entfernt werden kann. Die Speicherschicht kann auch im Bereich des Speichers auf den Böden der für die Gate-Elektro- den vorgesehenen Gräben 28 und/oder zwischen den Gräben 28 entfernt werden, so dass die Speicherschicht zwischen den Wänden eines jeweiligen Grabens und/oder zwischen zwei zuein- ander benachbarten Gräben unterbrochen ist. Für die Ansteuer- peripherie wird dann zunächst das Gateoxid für Hochvolttran- sistoren und danach eventuell ein dünneres Gateoxid für Nie- dervolttransistoren aufgewachsen. Mit weiteren Masken und Im- plantationen können die Einsatzspannungen. eingestellt werden.

In dem in der Figur 4a dargestellten Querschnitt ist die Struktur nach dem Abscheiden einer für die Gate-Elektroden 2 vorgesehenen leitend dotierten Polysiliziumschicht 18 sowie einer für die Wortleitung vorgesehenen metallhaltigen Schicht 19 (hier WSi) und einer Hartmaskenschicht 20 dargestellt. Das Polysilizium wird in einer Dicke von typisch 80 nm abgeschie- den und vorzugsweise in situ dotiert und ist für die Gate- Elektroden vorgesehen. Die eigentlichen Wortleitungen werden durch das niederohmige, metallische oder metallhaltige Mate-

rial der metallhaltigen Schicht 19 gebildet. Statt Wolfram- silicid kann ein Silicid eines anderen Metalles oder eine mehrlagige metallhaltige Schicht vorhanden sein. Das Material der Hartmaskenschicht 20 ist z. B. ein verdichtetes Oxid.

In der Figur 4b und der Figur 4c sind die in der Figur 4a eingezeichneten Schnittansichten dargestellt. In dem Quer- schnitt der Figur 4b befindet sich die Schichtfolge der Spei- cherschicht 6 zwischen den Begrenzungsschichten 5,7 oberhalb der für die Bitleitungen vorgesehenen streifenförmigen elek- trisch leitenden Schicht 8, die in diesem Beispiel aus der Polysiliziumschicht 14 und der metallhaltigen Schicht 15 ge- bildet ist, und davon isoliert durch die Hartmaske 16. In der Position des in der Figur 4c erkennbaren Schnittes durch die Gate-Elektroden 2 zwischen zwei streifenförmigen Anteilen der elektrisch leitenden Schicht der Bitleitungen verläuft die Speicherschicht 6 am Boden der für die Gate-Elektroden vorge- sehenen Gräben. Die aufgebrachte Schichtfolge aus der Polysi- liziumschicht 18, der metallhaltigen Schicht 19 und der Hart- maskenschicht 20 wird, wie in den Figuren 4b und 4c zu erken- nen ist, streifenförmig strukturiert, so dass quer zu den Bitleitungen verlaufende Wortleitungen ausgebildet werden.

Die Flanken der Wortleitungen sind durch Spacer 21 isoliert.

Die Spacer werden in der an sich bekannten Weise dadurch aus- gebildet, dass eine aus dem Material der Spacer, vorzugsweise einem Oxid, bestehende Schicht isotrop ganzflächig aufge- bracht und anisotrop so rückgeätzt wird, dass im Wesentlichen nur die hohen vertikalen Anteile der Spacer 21 an den Flanken der streifenförmig geätzten Wortleitungen stehen bleiben. Die Zwischenräume zwischen den Gate-Elektroden unterhalb der Wortleitungen können statt dessen ganz oder teilweise mit dem Material der Spacer gefüllt gelassen werden.

In diesem Verfahrensschritt können gleichzeitig die Gate- Elektroden der Transistoren der Ansteuerperipherie struktu- riert werden. Im Bereich des Speicherzellenfeldes stoppt die Ätzung der Gate-Elektroden auf der oberen Begrenzungsschicht

7 bzw. der ONO-Schichtfolge. Es kann ergänzend eine Gate- Reoxidation erfolgen und je nach Bedarf eine Anti-Punch- Implantation 22 zur Isolation benachbarter Transistoren ein- gebracht werden.

Weitere übliche und an sich bekannte Verfahrensschritte zur Herstellung der Transistoren können gleichermaßen vorgesehen werden, wie z. B. LDD-Implantationen (lightly doped drain) und HDD-Implantationen oder eine Abscheidung einer Passivie- rung aus Nitrid und einer Planarisierung mittels BPSG (Bor- phosphorsilicatglas) und CMP. Weitere Schritte zur Vervoll- ständigung bestehen in der Herstellung und Füllung von Kon- taktlöchern (via holes) sowie der Herstellung von Metallisie- rungen und Passivierungen. Diese Herstellungsschritte sind von der Herstellung von Speicherbauelementen an sich bekannt.

In der Figur 4.1 ist eine alternative Ausgestaltung darge- stellt, bei der die Bitleitungsimplantation zur Ausbildung der vergrabenen Bitleitungen ganz oder teilweise durch eine Ausdiffusion aus dem darauf aufgebrachten Material ersetzt ist. Das bedeutet, dass bei dieser Art der Herstellung die Implantation zur Herstellung des dotierten Bereiches 11, der für Source und Drain vorgesehen ist, auch weggelassen werden kann. Es wird dann die elektrisch leitende Schicht 8 so auf- gebracht, dass zumindest aus einem untersten Schichtanteil, in dem beschriebenen Beispiel der dotierten Polysilizium- schicht 14, ein Dotierstoff in das Halbleitermaterial des Halbleiterkörpers 1 oder der Halbleiterschicht ausdiffundie- ren kann. Dadurch werden die in der Figur 4.1 mit gestrichel- ten Berandungen eingezeichneten Source-/Drain-Bereiche 110 ausgebildet. Außerdem wird bei einer bevorzugten Ausgestal- tung die Wanne der Speicherzelle durch eine Implantation in den an dem Boden des Grabens angeordneten Anteil 23 des Ka- nalbereiches des Speichertransistors so modifiziert, dass die Dotierstoffkonzentration des Kanalbereiches in der Mitte stärker verändert ist als in den seitlichen äußeren Berei-

chen. Das geschieht in entsprechender Weise, wie es bereits oben zur Figur 3 beschrieben wurde.

In der Figur 4.11 ist ein weiteres Ausführungsbeispiel ge- zeigt, bei dem vor der Herstellung der Spacer 17 eine Implan- tation von Dotierstoff für das Vorzeichen des Leitfähigkeits- typs von Source und Drain eingebracht wird, um die in diesem Beispiel vorwiegend angrenzend an die Schichtfolge aus der Speicherschicht 6 und den Begrenzungsschichten 5,7 in ge- trennten Anteilen ausgebildeten Source-/Drain-Bereiche 3a, 3b, 4a, 4b herzustellen. Auch hier kann eine Ausdiffusion von Dotierstoff aus der Polysiliziumschicht 14 zur Ausbildung der dotierten Bereiche 111 in Ergänzung der Source-/Drain-Berei- che in einem der nachfolgenden Temperschritte vorgesehen sein. Der an dem Boden des Grabens angeordnete Anteil 23 des Kanalbereiches des Speichertransistors ist auch bei diesem Ausführungsbeispiel vorzugsweise durch eine Implantation in der oben beschriebenen Weise modifiziert.

In den Figuren 4.2b und 4.2c sind Querschnitte entsprechend den Figuren 4b und 4c für ein weiteres Ausführungsbeispiel dargestellt, bei dem zusätzliche Isolationsbereiche im Halb- leitermaterial zur Abgrenzung der Speicherzellen voneinander vorhanden sind. Das äußerst enge Aneinanderrücken der Kanal- gebiete kann nämlich zu Isolationsproblemen zwischen benach- barten Speichertransistoren führen. Das hier offenbarte Pro- zesskonzept kann so modifiziert werden, dass benachbarte Speicherzellen mit STI-Strukturen voneinander getrennt wer- den. Zu diesem Zweck werden zwischen den Wortleitungen schma- le, tiefe Gräben nach Art der für eine Shallow-Trench-Isola- tion vorgesehenen Gräben in das Halbleitermaterial hinein ausgeätzt.

Die Figuren 4.2b und 4.2c zeigen Querschnitte von Ausfüh- rungsbeispielen mit solchen Isolationsbereichen 24, vorzug- weise einem Oxid, das z. B. durch eine Kombination von Oxida- tion von Silizium und Abscheidung von Si02 hergestellt werden

kann, wobei die Figur 4.2b einen Bereich längs einer Bitlei- tung und die Figur 4.2c einen Bereich zwischen zwei Bitlei- tungen wiedergibt. Das Ausätzen der für die Gate-Elektroden vorgesehenen Gräben stoppt in diesem Fall auf den Isolations- bereichen 24, so dass in Richtung quer zu den Wortleitungen die Speicherschicht 6 in der in der Figur 4.2c dargestellten Weise im Wesentlichen auf zwei Schichtniveaus sowie an den Flanken der Isolationsbereiche 24 aufgebracht wird. Dadurch, dass die Ätzung der für die Gate-Elektroden vorgesehenen Grä- ben auf dem Material der Isolationsbereiche 24 stoppt, werden die Gräben nur in den Zwischenräumen zwischen den Isolations- bereichen 24 ausgebildet. Zwischen den Kanalbereichen der Speichertransistoren ist daher jeweils ein solcher Isolati- onsbereich 24 stehen geblieben, der diese Kanalbereiche von- einander trennt. Modifikationen des übrigen Schichtaufbaus und der übrigen Strukturierung gegenüber den anderen Ausfüh- rungsbeispielen ergeben sich dadurch nicht.

Die streifenförmig strukturierte elektrisch leitende Schicht 8 zur Reduktion des ohmschen Widerstandes der Bitleitungen kann auch durch eine Metallisierung der Bitleitungen mittels eines Salicide-Verfahrens (self-aligned silicide) hergestellt werden. Das wird anhand der Querschnitte der Figuren 3.3a bis 3.3c erläutert. In der Figur 3.3a ist der Querschnitt darge- stellt, der der Figur 3 entspricht. Im Unterschied zu dem Ausführungsbeispiel gemäß der Figur 3 wird aber die elek- trisch leitende Schicht nicht direkt auf dem für Source und Drain dotierten Bereich 11 aufgebracht, sondern es wird auf diesem dotierten Bereich 11 zunächst nur eine Strukturie- rungsschicht 25 aus einem für eine Hartmaske geeigneten Mate- rial aufgebracht und streifenförmig strukturiert. Vorzugswei- se wird diese Strukturierungsschicht durch Spacer 26, z. B. aus Oxid, seitlich begrenzt. Die für die Speicherung vorgese- hene Schichtfolge aus Begrenzungsschichten 5,7 und einer da- zwischen angeordneten Speicherschicht 6, z. B. eine ONO- Schichtfolge, wird nach dem Ätzen der für die Gate-Elektroden vorgesehenen Gräben 28 in der zuvor beschriebenen Weise ganz-

flächig aufgebracht. Im Bereich der für die Ansteuerung vor- gesehenen Transistoren in der Peripherie des Speicherzellen- feldes kann die Speicherschichtfolge entfernt und durch min- destens ein Gateoxid für die Ansteuertransistoren ersetzt werden.

Die Gräben 28 werden, wie die Figur 3.3b zeigt, mit dem für die Gate-Elektrode 2 vorgesehenen Material, vorzugsweise do- tiertem Polysilizium gefüllt. Danach erfolgt ein Verfahrens- schritt, in dem vorzugsweise mittels CMP die Oberseite der Anordnung teilweise abgetragen und planarisiert wird. Damit dieser Verfahrensschritt möglichst gleichmäßig auf dem Mate- rial der Strukturierungsschicht 25 endet, wird die Struktu- rierungsschicht vorzugsweise aus Nitrid ausgebildet. Die Speicherschicht 6 und die Begrenzungsschichten 5,7 werden auf der Oberseite der Strukturierungsschicht 25 entfernt. Da- durch wird erreicht, dass die Strukturierungsschicht wieder von oben zugänglich ist.

In der Figur 3.3b sind der Halbleiterkörper 1 mit der darin ausgebildeten p-Wanne 10, dem für Source und Drain dotierten Bereich 11 und den mit dem Material der Gate-Elektroden 2 ge- füllten Gräben zwischen streifenförmigen Anteilen der seit- lich durch Spacer 26 begrenzten Strukturierungsschicht 25 dargestellt. Die Oberseiten 27 der Strukturierungsschicht sind freigelegt. Auch hier kann die Implantation des dotier- ten Bereiches 11 zunächst weggelassen werden, wenn nachträg- lich durch eine Ausdiffusion von Dotierstoff aus dem Material der elektrisch leitenden Schicht die Source-/Drain-Bereiche hergestellt werden.

Es erfolgt dann vorzugsweise eine thermische Oxidation des Polysiliziums der Gate-Elektroden, so dass die dünnen oxi- dierten Bereiche 29 entsprechend der Figur 3.3c auf dessen Oberseite entstehen, jedoch das Nitrid der Strukturierungs- schicht nur unwesentlich oxidiert wird. Auf diese Weise wird eine spätere Silizierung der Gate-Elektroden verhindert. Es

kann dann die Strukturierungsschicht entfernt werden, wobei allerdings die Spacer 26 stehen bleiben. Wenn die Strukturie- rungsschicht aus Nitrid und die Spacer aus Oxid ausgebildet worden sind, lässt sich das Nitrid der Strukturierungsschicht problemlos selektiv gegenüber dem Oxid der Spacer entfernen.

Danach liegt das Halbleitermaterial oberseitig frei, in die- sem Beispiel der dotierte Bereich 11 in dem Halbleiterkörper.

Als dritte Variante zur Herstellung der Source-/Drain-Berei- che ist es in diesem Ausführungsbeispiel auch möglich, die Implantation für Source und Drain erst in einem Verfahrens- schritt nach dem Entfernen der Strukturierungsschicht 25 vor- zunehmen. Da das Aufbringen der Begrenzungsschichten und der Speicherschicht, insbesondere in der Ausführungsform als ONO- Schichtfolge, einen Hochtemperaturprozess erforderlich macht, können andernfalls noch Diffusionen des bereits implantierten Dotierstoffes auftreten, der nach der Implantation lokal in hoher Konzentration vorhanden ist. Wenn die Implantation aber erst nach dem Aufbringen der ONO-Schichtstruktur und nach dem Entfernen der Strukturierungsschicht vorgenommen wird, tritt diese temperaturbedingte Diffusion allenfalls in sehr gerin- gem Umfang auf.

An die Stelle der streifenförmigen Anteile der Strukturie- rungsschicht wird dann eine Metallschicht 30, beispielsweise Kobalt, als elektrisch leitende Schicht 8 aufgebracht. In ei- ner bevorzugten Ausführungsform wird Silizium als Halbleiter- körper verwendet und das Metall durch Tempern in ein Silicid, hier bevorzugt Kobaltsilicid, umgewandelt.

Die weiteren Schritte des Herstellungsverfahrens dieses Aus- führungsbeispiels werden anhand der Figuren 4.3a bis 4.3c be- schrieben, die den Figuren 4a bis 4c des zuvor beschriebenen Ausführungsbeispiels entsprechen. In der Figur 4.3a ist ein Querschnitt parallel zu den Wortleitungen 32 und senkrecht zu den Bitleitungen und den streifenförmigen Anteilen der elek- trisch leitenden Schicht 8 auf den vergrabenen Bitleitungen

dargestellt. Es ist in dieser Figur 4.3a erkennbar, dass zu- nächst die Metallschicht 30, die hier als elektrisch leitende Schicht 8 vorgesehen ist, mit einer elektrisch isolierenden Schicht 31, vorzugsweise einem Oxid, bedeckt wird. Auf die planare Oberfläche wird dann eine Schichtfolge für die Wort- leitungen 32 aufgebracht, die typisch z. B. eine Polysilizi- umschicht 33, eine metallhaltige Schicht 34, insbesondere aus einem Metallsilicid, und eine Hartmaskenschicht 35 umfasst.

Die Polysiliziumschicht kann auch weggelassen sein. Die me- tallhaltige Schicht 34 kann insbesondere Wolframsilicid oder eine Doppelschicht aus Wolframnitrid und darauf aufgebrachtem metallischem Wolfram sein. Ebenso ist es möglich, als Wort- leitung nur eine Polysiliziumschicht 33 zu verwenden, auf der unmittelbar die Hartmaskenschicht 35 aufgebracht ist. Die letzte Ausführungsform mit Polysilizium und Hartmaske ohne Metall kann von Vorteil sein, wenn wiederholt ein Salicide- Verfahren, z. B. bei den Transistoren der Ansteuerperipherie, zur Anwendung gelangen soll. In der Figur 4.3a sind die Posi- tionen der in den Figuren 4.3b und 4.3c dargestellten Schnit- te bezeichnet.

In der Figur 4.3c ist erkennbar, dass die für die Wortleitun- gen vorgesehene Schichtfolge 33,34,35 streifenförmig struk- turiert ist und an den Flanken durch Spacer 36 isoliert ist.

Die ONO-Schichtfolge ist in diesem Bereich des Bauelementes entfernt. Außerdem ist erkennbar, wie die zu Streifen struk- turierte Schichtfolge der Wortleitungen auf dem Material der Gate-Elektroden 2 aufgebracht ist. Die Spacer 36 können auch bei diesem Ausführungsbeispiel den Zwischenraum zwischen den Wortleitungen ganz oder teilweise auffüllen. Die bereits zu- vor anhand der Figur 4c beschriebene Anti-Punch-Implantation 22 ist auch in dem Beispiel der Figur 4.3c eingebracht. Die Strukturierung der Gate-Elektroden 2 längs der Wortleitungen erfolgt vorzugsweise zusammen mit der Strukturierung der für die Wortleitungen 32 vorgesehenen Schichtfolge. Der weitere Schichtaufbau wird analog zu den zuvor beschriebenen Ausfüh- rungsbeispielen hergestellt. Die Transistoren der Ansteuerpe-

ripherie werden entsprechend den an sich bekannten CMOS-Pro- zessen fertiggestellt.

In den bevorzugten Ausführungsbeispielen ist wie oben angege- ben eine bestimmte Dotierstoffkonzentration, insbesondere durch eine Implantation, im Boden des Grabens eingestellt. In der Figur 5a ist ein Diagramm zu einer Modellrechnung darge- stellt, in dem auf der Abszisse die laterale Abmessung in der Zeichenebene der Figur 3 bzw. 4.1 und auf der Ordinate der Abstand d von der Oberseite des Halbleiterkörpers oder einer bestimmten Schichtlage innerhalb des Halbleiterkörpers in ym abgetragen ist. Es sind im Bereich des Halbleitermaterials des Grabenbodens Linien gleicher Dotierstoffkonzentration für ein typisches Ausführungsbeispiel eingetragen.

In der zugehörigen Figur 5b ist auf der Abszisse der jeweili- ge Ordinatenwert d/ym aus Figur 5a übertragen. Auf der Ordi- nate ist die Dotierstoffkonzentration D in cm~3 (Anzahl Do- tierstoffatome pro Kubikzentimeter) aufgetragen. Die senk- rechten gestrichelten Linien markieren die Grenzen zwischen den Begrenzungsschichten 5,7 und der Speicherschicht 6. Die Graphen für die Dotierstoffkonzentrationen von Arsen und Bor sind durchgezogen bzw. gestrichelt eingetragen. Die Borkon- zentration ist in diesem Beispiel konstant 101'cm 3, idealer- weise konstant bei 2 1017cm~3, kann auch 3 *1017 cm-3 betragen ; sie wird allerdings durch Diffusion von Boratomen in das Die- lektrikum der Begrenzungsschicht 5 im Bereich des Abszissen- wertes um etwa 0,3 Mm etwas abgeschwächt. Unterhalb der unte- ren Begrenzungsschicht 5 wird bei den bevorzugten Ausfüh- rungsbeispielen in einem Bereich unterhalb der tiefsten Stel- le des Grabenbodens, der bis 20 nm tief in das Halbleiterma- terial hinein reicht, (Abmessung Ri in der Figur 5b) eine Do- tierstoffkonzentration des Arsens von 5 10l7cm~3 bis 5 1018cm~3 eingestellt. Das kann insbesondere durch eine Arsenimplanta- tion mit einer Dosis von typisch etwa 2 1012 cm~2 bei einer Energie von 20 keV geschehen (wie bereits oben angegeben un- ter Verwendung eines anschließend zu entfernenden Streuoxids

von etwa 6 nm Dicke). Der Bereich R der so eingestellten Do- tierstoffkonzentrationen ist in der Figur 5b an der Ordinate markiert.

Bei einer um einen bestimmten Faktor höheren Borkonzentration als Grunddotierung des Halbleitermateriales oder als Wannen- dotierung sind die angegebenen Grenzen für die Arsenkonzen- tration mit diesem Faktor zu multiplizieren. Es wird so in dem Anteil 23 des Kanalbereiches, der sich an dem am weite- sten in das Halbleitermaterial hineinragend ausgebildeten An- teil des Bodens des Grabens oder in der Mitte eines Bodens des Grabens befindet und 20 nm vertikal bezüglich des Bodens des Grabens in das Halbleitermaterial hinein reicht, eine Do- tierstoffkonzentration eingestellt, deren Wert in einem Be- reich liegt, dessen Grenzen durch 5 1017cm~3 und 5 1018cm~3, jeweils multipliziert mit einem Quotienten aus einer Konzen- tration eines Dotierstoffes, der in diesem Bereich als Grund- dotierung oder Wannendotierung in das Halbleitermaterial ein- gebracht ist, gemessen in cm~3, und dem Wert 1017 cm~3, be- stimmt sind. Als Dotierstoffe kommen auch andere als die an- gegebenen in Frage unter der Maßgabe, dass die damit erzeug- ten Leitfähigkeitstypen das jeweils passende Vorzeichen be- sitzen.

Bezugszeichenliste 1 Halbleiterkörper 2 Gate-Elektrode 3,3a, 3b, 4,4a, 4b, 110,111 Source-/Drain-Bereiche 5 Begrenzungsschicht 6 Speicherschicht 7 Begrenzungsschicht 8 elektrisch leitende Schicht 10 p-Wanne 11 dotierter Bereich 12 Randisolation 13 Oxidschicht 14 Polysiliziumschicht 15 metallhaltige Schicht 16 Hartmaske 17 Spacer 18 Polysiliziumschicht 19 metallhaltige Schicht 20 Hartmaskenschicht 21 Spacer 22 Anti-Punch-Implantation 23 Anteil des Kanalbereiches 24 Isolationsbereich 25 Strukturierungsschicht 26 Spacer 27 Oberseite der Strukturierungsschicht 28 Graben 29 dünner oxidierter Bereich 30 Metallschicht 31 elektrisch isolierende Schicht 32 Wortleitung 33 Polysiliziumschicht 34 metallhaltige Schicht 35 Hartmaskenschicht 36 Spacer