本申请要求于 2010 年 12 月 31 日提交中国专利局、 申请号为 201010618284.2、 发明名称为 "MOS晶体管及其形成方法 "的中国专利申请的 优先权， 其全部内容通过引用结合在本申请中。

技术领域

本发明涉及半导体器件及半导体制造领域， 特别涉及一种 MOS晶体管及 其形成方法。

背景技术

MOS晶体管的制造工艺包括前栅工艺 （ Gate-First ) 和后栅工艺 ( Gate-Last ) 。 在 32nm及其以下工艺节点中， 具有低等效氧化物厚度（ EOT, Equivalent Oxide Thickness )的高 k材料的栅介质层和金属栅电极相结合的栅堆 叠结构受到了广泛的应用。

由于自然氧化等因素， 在高介电常数（高 k )材料的栅介质层和半导体村 底之间通常会存在界面氧化层， 界面氧化层本身的厚度约为 4 A, 因而使得使 用高 k材料和金属栅的 MOS晶体管的栅介质层的等效氧化层厚度很难减 小至 lnm以下， 阻碍了器件尺寸的进一步减小。

为了获得更小的等效氧化层厚度， 现有技术采用置于高 k材料的栅介质层 和金属栅电极之间的牺牲金属层来去除界面氧 化层中的氧元素，以降低栅堆叠 结构的等效氧化层厚度， 所述牺牲金属层的厚度一般采用钛（Ti ) 、 钽（Ta ) 等。

图 1示出了现有技术的一种 MO S晶体管的剖面结构示意图。 如图 1所示， 包括： 半导体村底 10; 形成在所述半导体村底 10中的隔离结构 11 , 所述隔离结 构 11可以是浅沟槽隔离结构 （STI, Shallow Trench Isolation ) ； 形成在所述半 导体村底 10上的栅堆叠结构 12,所述栅堆叠结构 12包括依次形成在半导体村底 10上的栅介质层 12a、 牺牲金属层 12b和栅电极 12c, 所述栅介质层 12a的材料为 高 k材料， 所述牺牲金属层 12b的材料为钛、 钽等， 所述栅电极 12c的材料为金 属及导电材料；形成在所述栅堆叠结构 12两侧的半导体村底 10中的源区 13和漏 区 14。 此外， 所述栅介质层 12a下方以及半导体村底 10的表面还形成有界面氧 化层 10a。在经过退火及其他热工艺步骤之后， 牺牲金属层 12b将吸收并去除所 述界面氧化层 10a和栅介质层 12a中的氧元素，从而降低整个 MOS晶体管的栅介 质层的等效氧化层厚度。

但是， 上述方法中， 牺牲金属层 12b在吸收去除氧元素之后转变为金属氧 化物， 成为介质材料， 因而也需计算至所述 MOS晶体管的栅介质层的等效氧 化层厚度中， 导致等效氧化层厚度增加； 此外， 牺牲金属层 12b可能并未完全 转变为金属氧化物，如界面氧化层 10a中的氧元素不足以使牺牲氧化层 12b完全 转变为绝缘的金属氧化物， 导致不同器件之间的功函数（ work function )和等 效氧化物厚度都不同， 使得不同器件之间的阈值电压等性能参数的一 致性 ( uniformity )较差。 而且上述方法并不能对 MOS晶体管产生应力， 无法提高 载流子迁移率等器件性能。

发明内容

本发明解决的问题是现有技术无法有效的降低 等效氧化层厚度、器件性能 的一致性较差、 无法提高器件性能的问题。

为解决上述问题， 本发明提供了一种 MOS晶体管， 包括：

半导体村底；

位于所述半导体村底上的栅堆叠结构，所述栅 堆叠结构包括依次位于所述 半导体村底上的栅介质层和栅电极；

源区和漏区， 位于所述栅堆叠结构两侧的半导体村底中；

还包括：

牺牲金属侧墙， 位于所述栅堆叠结构的侧壁， 且具有张应力或压应力。 可选的，所述 MOS晶体管为 NMOS晶体管，所述牺牲金属侧墙具有张应 力。

可选的， 所述牺牲金属侧墙的材料为铝、 铬、 锆或它们的氧化物。

可选的， 所述 MOS晶体管为 PMOS晶体管， 所述牺牲金属侧墙具有压应 力。

可选的， 所述牺牲金属侧墙的材料为铝、 钽或梧或它们的氧化物。

可选的， 所述 MOS晶体管还包括：

L型侧墙， 位于所述牺牲金属侧墙与所述栅堆叠结构和半 导体村底之间。 可选的， 所述 MOS晶体管还包括： 介质侧墙， 位于所述半导体村底上、 所述牺牲金属侧墙的外围侧壁上。 可选的， 所述 MOS晶体管还包括：

L型侧墙， 位于所述介质侧墙和所述牺牲金属侧墙之间， 以及所述牺牲金 属侧墙和半导体村底之间。

为解决上述问题， 本发明提供了一种 MOS晶体管的形成方法， 包括： 提供半导体村底；

在所述半导体村底上形成栅堆叠结构，所述栅 堆叠结构包括依次位于所述 半导体村底上的栅介质层和栅电极；

在所述栅堆叠结构的侧壁上形成牺牲金属侧墙 ，所述牺牲金属侧墙具有张 应力或压应力；

在所述栅堆叠结构两侧的半导体村底中形成源 区和漏区。

可选的， 所述在所述栅堆叠结构的侧壁上形成牺牲金属 侧墙包括： 形成金属层， 覆盖所述半导体村底的表面和所述栅堆叠结构 的表面和侧 壁；

对所述金属层进行各向异性刻蚀，去除所述半 导体村底表面和栅堆叠结构 表面的金属层， 在所述栅堆叠结构的侧壁上形成所述牺牲金属 侧墙。

可选的， 在形成所述金属层之前还包括：

形成隔离介质层， 覆盖所述半导体村底的表面和栅堆叠结构的表 面和侧 壁， 所述金属层形成于所述隔离介质层之上；

在对所述金属层进行各向异性刻蚀之后， 还包括：

对所述隔离介质层进行各向异性刻蚀，去除所 述栅堆叠结构和半导体村底 表面的隔离介质层，在所述牺牲金属侧墙与栅 堆叠结构和半导体村底之间形成 L型侧墙。

可选的， 所述 MOS晶体管为 NMOS晶体管， 所述金属层具有张应力。 可选的， 所述金属层的材料为铝、 铬、 锆。

可选的， 所述 MOS晶体管为 PMOS晶体管， 所述金属层具有压应力。 可选的， 所述金属层的材料为铝、 钽或锆。

可选的， 在形成所述牺牲金属侧墙之后， 形成所述源区和漏区之前， 所述 MOS晶体管的形成方法还包括： 在所述半导体村底上、 所述牺牲金属侧墙的外围侧壁上形成介质侧墙 。 本发明还提供了一种 MOS晶体管的形成方法， 包括：

提供半导体村底， 所述半导体村底上形成有介质层， 所述介质层中形成有 开口， 所述开口底部暴露出所述半导体村底， 所述开口两侧的半导体村底中形 成有源区和漏区；

在所述开口的侧壁上形成牺牲金属侧墙，所述 牺牲金属侧墙具有张应力或 压应力；

形成栅介质层， 覆盖所述牺牲金属侧墙和所述开口底部的半导 体村底； 在所述开口中填充栅电极。

可选的， 所述在所述开口的侧壁上形成牺牲金属侧墙包 括：

形成金属层， 覆盖所述介质层的表面和所述开口的底部和侧 壁； 对所述金属层进行各向异性刻蚀，去除所述介 质层表面和开口底部的金属 层， 在所述开口侧壁上形成所述牺牲金属侧墙。

可选的， 所述 MOS晶体管为 NMOS晶体管， 所述金属层具有张应力。 可选的， 所述金属层的材料为铝、 铬、 锆。

可选的， 所述 MOS晶体管为 PMOS晶体管， 所述金属层具有压应力。 可选的， 所述金属层的材料为铝、 钽或锆。

可选的， 在形成所述金属层之前， 所述 MOS晶体管的形成方法还包括： 形成隔离介质层，覆盖所述介质层的表面和所 述开口的底部和侧壁， 所述 金属层形成于所述隔离介质层之上；

在对所述金属层进行各向异性刻蚀形成所述牺 牲金属侧墙之后， 还包括： 对所述隔离介质层进行刻蚀，去除所述介质层 表面和开口底部的隔离介质 层， 在所述牺牲金属侧墙与所述介质层和半导体村 底之间形成 L型侧墙。

与现有技术相比， 本发明的技术方案有如下优点：

本技术方案在栅堆叠结构的侧壁上形成牺牲金 属侧墙，以吸收和去除栅堆 叠结构中的氧元素，避免了现有技术可能导致 等效氧化层厚度增加、 器件性能 的一致性较差的问题。 而且本技术方案的牺牲金属侧墙还具有应力， 有利于提 高 MOS晶体管的载流子迁移率， 改善器件性能。

进一步的， 本技术方案可以同时适用于前栅工艺和后栅工 艺，便于工艺集 成， 工业可用性强。

附图说明

图 1是现有技术的一种 MOS晶体管的剖面图；

图 2是本发明 MOS晶体管的形成方法的第一实施例的流程示意 图； 图 3至图 9是本发明 MOS晶体管的形成方法的第一实施例的中间结构 的 剖面图；

图 10是本发明 MOS晶体管的形成方法的第二实施例的流程示意 图； 图 11至图 16是本发明 MOS晶体管的形成方法的第二实施例的中间结构 的剖面图。

具体实施方式

现有技术中的 MOS晶体管中， 为了达到较小的等效氧化层厚度， 在栅介 质层和栅电极之间形成牺牲金属层，以吸收和 去除界面氧化层以及栅介质层中 的氧元素， 但是所述牺牲金属层吸收氧元素被氧化后形成 金属氧化物介质层， 不仅导致等效氧化层厚度增加， 而且会影响 MOS晶体管的功函数。

本技术方案在栅堆叠结构的侧壁上形成牺牲金 属侧墙，以吸收和去除栅堆 叠结构中的氧元素，避免了现有技术可能导致 等效氧化层厚度增加、 器件性能 的一致性较差的问题。 而且本技术方案的牺牲金属侧墙还具有应力， 有利于提 高 MOS晶体管的载流子迁移率， 改善器件性能。

进一步的， 本技术方案可以同时适用于前栅工艺和后栅工 艺，便于工艺集 成， 工业可用性强。

为使本发明的上述目的、特征和优点能够更为 明显易懂， 下面结合附图对 本发明的具体实施方式做详细的说明。

在以下描述中阐述了具体细节以便于充分理解 本发明。但是本发明能够以 多种不同于在此描述的其它方式来实施，本领 域技术人员可以在不违背本发明 内涵的情况下做类似推广。 因此本发明不受下面公开的具体实施方式的限 制。 第一实施例

图 2 示出了本发明的 MOS 晶体管的形成方法的第一实施例的流程示意 图， 第一实施例采用前栅工艺， 如图 2所示， 包括：

步骤 S21 , 提供半导体村底； 步骤 S22, 在所述半导体村底上形成栅堆叠结构， 所述栅堆叠结构包括依 次位于所述半导体村底上的栅介质层和栅电极 ；

步骤 S23, 在所述栅堆叠结构的侧壁上形成牺牲金属侧墙 ， 所述牺牲金属 侧墙具有张应力或压应力；

步骤 S24, 在所述栅堆叠结构两侧的半导体村底中形成源 区和漏区。

图 3至图 9示出了第一实施例的中间结构的剖面图， 下面结合图 2和图 3 至图 9对本发明的 MOS晶体管的形成方法的第一实施例进行详细说 明。

结合图 2和图 3, 执行步骤 S21 , 提供半导体村底。 具体的， 如图 3所示， 提供半导体村底 20, 所述半导体村底 20的材料可以是硅村底、 锗硅村底、 III - V族元素化合物村底、 碳化硅村底或其叠层结构， 或绝缘体上硅结构， 或金 刚石村底， 或本领域技术人员公知的其他半导体材料村底 。 本实施例中， 所述 半导体村底 20为硅村底， 其中还形成有隔离结构 21 , 所述隔离结构 21可以 是浅沟槽隔离结构，或本领域技术人员公知的 其他用于器件隔离或有源区隔离 的隔离结构。

结合图 2和图 4, 执行步骤 S22, 在所述半导体村底上形成栅堆叠结构， 所述栅堆叠结构包括依次位于所述半导体村底 上的栅介质层和栅电极。 具体 的， 在所述半导体村底 20的表面上形成栅堆叠结构 22, 所述栅堆叠结构 22 包括依次位于所述半导体村底 20上的栅介质层 22a和栅电极 22b。 本实施例 中， 所述栅介质层 22a的材料为高 k材料， 如氧化铪（Hf0 ₂ )、 氧化锆（Zr0 ₂ )、 氧化镧（ La ₂ 0 ₃ ) , 或本领域技术人员公知的其他高 k材料， 所述栅电极 22b的 材料为金属或其他导电材料， 如钛（Ti )、 镍（Ni )、 铝 （Al )、 钨（W )等， 或本领域技术人员公知的其他可以用作栅电极 的导电材料。

需要说明的是， 由于自然氧化等因素， 在所述栅介质层 22a和半导体村底 20的接触面上， 即栅介质层 22a的下表面、 半导体村底 20的上表面还形成有 界面氧化层（图中未示出）。

结合图 2、 图 5和图 6, 执行步骤 S23 , 在所述栅堆叠结构的侧壁上形成 牺牲金属侧墙， 所述牺牲金属侧墙具有张应力或压应力。

具体的， 首先参考图 5, 在所述半导体村底 20的表面， 以及栅堆叠结构 22的表面和侧壁依次形成隔离介质层 23和金属层 24, 所述金属层 24具有张 应力或压应力。 所述隔离介质层 23的材料可以是氧化硅、 氮化硅或它们的组 合。 根据 MOS晶体管的类型不同， 若为 NMOS晶体管， 则所述金属层 24应 当具有张应力， 其材料可以是铝、 铬、 锆， 优选为铬或锆， 其形成方法为溅射 法， 可以通过控制溅射过程中的反应条件， 如压强、 气流速率， 功率等， 使得 形成的金属层 24具有张应力。

若为 PMOS晶体管，则所述金属层 24应当具有压应力，其材料可以是铝、 钽或梧， 优选为 β相位钽， 其形成方法可以包括： 使用溅射法形成 β相位钽薄 膜， 通过控制溅射过程的反应条件， 如压强、 功率等， 使得形成的 β相位钽薄 膜具有压应力； 之后对所述 β相位钽薄膜进行热处理， 所述热处理可以是将所 述 β相位钽薄膜加热至 380°C至 420°C , 加热速率为 8°C/min至 12°C/min。 热 处理过程可以加强 β相位钽薄膜的压应力， 为了得到更高的压应力， 可以重复 所述加热过程至少 1次， 如 3次， 7次。 在一具体实施例中， 通过溅射形成的 β相位钽薄膜的压应力为 -1至 -4GPa, 经过包括 7次加热过程的热处理之后， 其压应力上升至 -6至 -7GPa。

之后参考图 6, 对所述金属层和隔离介质层分别进行各向异性 刻蚀， 去除 所述半导体村底 20表面和所述栅堆叠结构 22表面的金属层，在所述栅堆叠结 构 22的侧壁上形成 L型侧墙 23a和牺牲金属侧墙 24a, 所述 L型侧墙 23a位 于所述牺牲金属侧墙 24a与栅堆叠结构 22和半导体村底 20之间。所述各向异 性刻蚀可以是干法刻蚀。 所述牺牲金属侧墙 24a位于所述栅堆叠结构 22的侧 壁上， 在后续的退火和热工艺中， 可以吸收所述栅介质层 22a中的氧元素， 以 及栅介质层 22a与半导体村底 20之间的界面氧化层中的氧元素， 从而降低等 效氧化层厚度， 而且由于其位于所述栅堆叠结构 22的侧壁上， 因此在吸收氧 元素被氧化之后， 并不会影响等效氧化层厚度， 对功函数的影响也非常小， 有 利于减小整个 MOS晶体管的栅介质层的等效氧化层厚度， 保持器件性能参数 的一致性。 而且， 所述牺牲金属侧墙 24a在被氧化后还具有应力， 对于 NMOS 晶体管， 具有沟道长度方向的张应力， 对于 PMOS 晶体管， 具有沟道长度方 向的压应力， 能够提高载流子的迁移率， 改善器件性能。 此外， 所述牺牲金属 侧墙 24a在吸收氧元素之后可能并不一定完全被氧化 为金属氧化物介质， L型 侧墙 23a有利于牺牲金属侧墙 24a和栅电极 22a之间的隔离， 当然， 所述 L型 侧墙 23a的形成过程是可选的， 在其他实施例中， 也可以将所述牺牲金属侧墙 24a直接形成在栅堆叠结构 22侧壁的半导体村底 20上。

参考图 7, 在形成所述牺牲金属侧墙 24a之后， 在所述牺牲金属侧墙 24a 的外围侧壁上形成介质侧墙 25 , 所述介质侧墙 25的材料可以是氧化硅、 氮化 硅或它们的组合。 其形成方法可以包括： 通过化学气相沉积（CVD )等方法形 成介质材料层，覆盖所述半导体村底 20和栅堆叠结构 22的表面， 以及牺牲金 属侧墙 24a 的侧壁； 之后对所述介质材料层进行选择性回刻 （selective etch back ), 去除所述半导体村底 20和栅堆叠结构 22表面的介质材料层， 在所述 半导体村底 20上、 牺牲金属侧墙 24a的外围侧壁上形成介质侧墙 25。 所述介 质侧墙 25可以用于保护所述牺牲金属侧墙 24a。 当然， 所述介质侧墙 25的形 成过程是可选的， 在具体实施例中， 也可以不形成所述介质侧墙 25。

需要说明的是，在形成所述介质侧墙 25的过程中， 其中的化学气相沉积、 回刻等工艺都包括相应的热工艺， 即对所述半导体村底 20进行加热， 在此类 热工艺过程中， 所述牺牲金属侧墙 24a都会吸收氧元素， 在减小等效氧化层厚 度的同时逐渐被氧化。

参考图 2和图 8, 执行步骤 S24, 在所述栅堆叠结构两侧的半导体村底中 形成源区和漏区。 具体的， 通过离子注入等手段， 在所述栅堆叠结构 22两侧 的半导体村底 20中形成源区 26和漏区 27。 本领域技术人员应当理解的是， 所述源区 26和漏区 27的形成过程可以不限于此，例如，在形成所� �� L型侧墙 23a、 牺牲金属侧墙 24a和介质侧墙 25之前， 可以先对所述栅堆叠结构 22两 侧的半导体村底 20进行轻掺杂离子注入， 注入剂量较小， 形成轻掺杂注入区， 所述轻掺杂注入中注入离子的类型依 MOS晶体管的类型而定； 在形成所述 L 型侧墙 23a、 牺牲金属侧墙 24a和介质侧墙 25之后， 再进行源 /漏注入， 形成 所述源区 26和漏区 27, 所述源 /漏注入中注入离子的类型依 MOS晶体管的类 型而定， 与所述轻掺杂注入的离子类型相同。

在形成所述源区 26和漏区 27之后， 对所述半导体村底 20进行退火， 以 激活源区 26和漏区 27中注入的离子， 并同时使得所述牺牲金属侧墙 24a吸 收氧元素，降低器件的等效氧化层厚度。可以 通过控制退火过程中的反应条件， 使得被氧化后的牺牲金属侧墙 24a保持其氧化之前具有的应力，如对于 NMOS 晶体管， 氧化后的牺牲金属侧墙 24a保持张应力， 对于 PMOS晶体管， 氧化 后的牺牲金属侧墙 24a保持压应力。

之后， 参考图 9, 本实施例还在所述 MOS晶体管上形成应力层 28 , 以进 一步提高载流子迁移率， 改善器件性能。 具体的， 根据 MOS晶体管的类型， 若为 PMOS晶体管， 则所述应力层 28为压应力层， 覆盖所述半导体村底 20、 栅堆叠结构 22、 L型侧墙 23a、 牺牲金属侧墙 24a、 介质侧墙 25的表面， 所述 压应力层的材料可以为具有压应力的氧化硅、 氧化钽或氧化锆等；若为 NMOS 晶体管， 则所述应力层 28为张应力层， 覆盖所述半导体村底 20、 栅堆叠结构 22、 L型侧墙 23a、 牺牲金属侧墙 24a、 介质侧墙 25的表面， 所述张应力层的 材料可以为具有张应力的氮化硅、 氧化铝、 氧化铬或氧化锆。 所述应力层 28 能够进一步在沟道长度方向产生应力， 提高载流子迁移率。 类似的， 在其他相 关的热工艺中，所述牺牲金属侧墙 24a吸收氧元素后也保持其氧化前具有的应 力。

至此， 第一实施例中形成的 MOS晶体管的结构如图 9所示， 包括： 半导 体村底 20; 位于所述半导体村底 20上的栅堆叠结构 22, 所述栅堆叠结构 22 包括依次位于所述半导体村底 20上的栅介质层 22a和栅电极 22b; 源区 26和 漏区 27 ,位于所述栅堆叠结构 22两侧的半导体村底 20中；牺牲金属侧墙 24a, 位于所述栅堆叠结构 22的侧壁， 且具有张应力或压应力， 若所述 MOS晶体 管为 NMOS晶体管， 则所述牺牲金属侧墙 24a具有张应力， 若所述 MOS晶体 管为 PMOS晶体管， 则所述牺牲金属侧墙 24a具有压应力。 此外， 本实施例 中的 MOS晶体管还包括： 位于所述牺牲金属侧墙 24a与半导体村底 20、栅堆 叠结构 22之间的 L型侧墙 23a; 位于所述半导体村底 20上、 所述牺牲金属侧 墙 24a的外围侧壁上的介质侧墙 25; 以及覆盖所述半导体村底 20、 栅堆叠结 构 22、 L型侧墙 23a、 牺牲金属侧墙 24a、 介质侧墙 25表面的应力层 28, 若 为 NMOS晶体管， 则所述应力层 28为张应力层， 若为 PMOS晶体管， 则所述 应力层 28为压应力层。

当然， 在其他具体实施例中， 还可以在半导体村底上同时形成 NMOS晶 体管和 PMOS晶体管， 其各自的栅堆叠结构的侧壁上分别形成牺牲金 属侧墙， 且根据 MOS晶体管的类型具有相应的应力； 此外，还可以在 NMOS晶体管上 形成张应力层， 在 PMOS 晶体管上形成压应力层， 以进一步提高载流子迁移 率。

第二实施例

图 10示出了本发明的 MOS晶体管的形成方法的第二实施例的流程示意 图， 第二实施例采用后栅工艺， 如图 10所示， 包括：

步骤 S31 , 提供半导体村底， 所述半导体村底上形成有介质层， 所述介质 层中形成有开口， 所述开口底部暴露出所述半导体村底， 所述开口两侧的半导 体村底中形成有源区和漏区；

步骤 S32, 在所述开口的侧壁上形成牺牲金属侧墙， 所述牺牲金属侧墙具 有张应力或压应力；

步骤 S33 , 形成栅介质层， 覆盖所述牺牲金属侧墙和所述开口底部的半导 体村底；

步骤 S34, 在所述开口中填充栅电极。

图 11至图 16示出了第二实施例的中间结构的剖面图， 下面结合图 10和 图 11至图 16对本发明的 MOS晶体管的形成方法的第二实施例进行详细说 明。

结合图 10和图 11 , 执行步骤 S31 , 提供半导体村底， 所述半导体村底上 形成有介质层， 所述介质层中形成有开口， 所述开口底部暴露出所述半导体村 底， 所述开口两侧的半导体村底中形成有源区和漏 区。 具体的， 提供半导体村 底 30, 所述半导体村底 30上形成有介质层 32, 所述介质层 32中形成有开口 33 , 所述开口 33底部暴露出所述半导体村底 30, 所述开口 33两侧的半导体 村底 30中形成有源区 35和漏区 36。

所述半导体村底 30的材料以是硅村底、 错硅村底、 ΠΙ - V族元素化合物村 底、 碳化硅村底或其叠层结构， 或绝缘体上硅结构， 或金刚石村底， 或本领域 技术人员公知的其他半导体材料村底。 本实施例中， 所述半导体村底 30为硅 村底， 其中还形成有隔离结构 31 , 所述隔离结构 31可以是浅沟槽隔离结构， 或本领域技术人员公知的其他用于器件隔离或 有源区隔离的隔离结构。

所述开口 33的形成方法可以是通过常规后栅工艺中相同� ��方法形成， 即 去除所述介质层 32中的伪栅结构之后， 形成开口 33。 此外， 本实施例中， 所 述开口 33侧壁的介质层 32中还形成有介质侧墙 34, 其材料可以是氧化硅、 氮化硅或其组合。 与第一实施例类似的， 所述开口 33 底部的半导体村底 30 的表面也形成有界面氧化层。

结合图 10、 图 12和图 13 , 执行步骤 S32, 在所述开口的侧壁上形成牺牲 金属侧墙， 所述牺牲金属侧墙具有张应力或压应力。

具体的， 首先参考图 12, 依次形成金属层隔离介质层 37和金属层 38, 所 述隔离介质层 37覆盖所述介质层 32的表面和所述开口 33的底部和侧壁， 所 述金属层 38形成于所述隔离介质层 37之上。 所述隔离介质层 37的材料可以 是氧化硅、 氮化硅等。

所述金属层 38具有应力，根据 MOS晶体管的类型，若为 NMOS晶体管， 则所述金属层 38应当具有张应力， 其材料可以是铝、 铬、 锆等， 优选的， 所 述金属层 38的材料为铬或锆， 其形成方法为溅射法， 可以通过控制溅射过程 中的反应条件， 如压强、 功率等使得形成的金属层 38具有张应力。

若为 PMOS晶体管，则所述金属层 38应当具有压应力，其材料可以是铝、 钽或梧， 优选为 β相位钽， 其形成方法可以包括： 使用溅射法形成 β相位钽薄 膜， 通过控制溅射过程的反应条件， 如压强、 功率等， 使得形成的 β相位钽薄 膜具有压应力； 之后对所述 β相位钽薄膜进行热处理， 所述热处理可以是将所 述 β相位钽薄膜加热至 380°C至 420°C , 加热速率为 8°C/min至 12°C/min。 热 处理过程可以加强 β相位钽薄膜的压应力， 为了得到更高的压应力， 可以重复 所述加热过程至少 1次， 如 3次， 7次。 在一具体实施例中， 通过溅射形成的 β相位钽薄膜的压应力为 -1至 -4GPa, 经过包括 7次加热过程的热处理之后， 其压应力上升至 -6至 -7GPa。

之后参考图 13 , 对所述金属层进行各向异性刻蚀， 去除开口 33底部以及 位于介质层 32表面上方的金属层，在所述开口 33的侧壁上形成牺牲金属侧墙 38a; 在形成牺牲金属侧墙 38a之后， 对所述隔离介质层进行刻蚀， 去除所述 开口 33底部以及介质层 32表面上的隔离介质层， 剩余的隔离介质层形成 L 型侧墙 37a, 所述 L型侧墙 37a位于所述牺牲金属侧墙 38a与介质侧墙 34之 间，以及牺牲金属侧墙 38a与半导体村底 30之间。 由于所述牺牲金属侧墙 38a 在后续去氧过程中，可能并不会被完全氧化， 所述 L型侧墙 37a可以隔离所述 牺牲金属侧墙 38a和源区 35及漏区 36, 防止它们之间短接。 当然， 在其他具体实施例中， 也可以不形成所述 L型侧墙 37a, 而是直接 将所述牺牲金属侧墙 38形成在所述开口 33的侧壁上，直接位于所述半导体村 底 30上。

结合图 10和图 14, 执行步骤 S33和步骤 S34, 形成栅介质层， 覆盖所述 牺牲金属侧墙和所述开口底部的半导体村底； 在所述开口中填充栅电极。

具体的， 形成栅介质层 39, 覆盖所述牺牲金属侧墙 38a和所述开口底部 的半导体村底 30; 之后在所述开口中填充栅电极 40, 栅介质层 39和栅电极 40构成了本实施例的栅堆叠结构。 本实施例中， 所述栅介质层 39的材料为高 k材料， 如氧化铪（Hf0 ₂ )、 氧化锆（Zr0 ₂ )、 氧化镧（La ₂ 0 ₃ ), 或本领域技术 人员公知的其他高 k材料， 所述栅电极 40的材料为金属或其他导电材料， 如 钛（Ti )、 镍（Ni )、 铝 （A1 )、 钨（W )等， 或本领域技术人员公知的其他可 以用作栅电极的导电材料包括 TiN, TiAIN等。

在形成所述栅介质层 39之后， 可以对所述半导体村底 30进行退火， 以使 得所述牺牲金属侧墙 38a吸收所述界面氧化层中的氧元素和栅介质层 39内部 的氧元素， 与第一实施例类似的， 所述牺牲金属侧墙 38a在经过退火及其他热 工艺之后， 保持其在氧化前具有的应力。

之后，作为一个优选的实施例，还可以在所述 MOS晶体管上形成应力层。 具体的， 参考图 15和图 16, 去除所述介质层； 形成应力层 41 , 覆盖所述半导 体村底 30、 牺牲金属侧墙 38a、 栅电极 40、 栅介质层 39、 L型侧墙 37a和介 质侧墙 34的表面。 根据 MOS晶体管的类型， 若为 NMOS晶体管， 则所述应 力层 41为张应力层， 其材料可以是具有张应力的氮化硅、 氧化铝、 氧化铬或 氧化锆等； 若为 PMOS晶体管， 则所述应力层 41为压应力层， 其材料可以是 具有压应力的氮化硅、 氧化钽或氧化锆等。

至此， 第二实施例中形成的 MOS晶体管如图 16所示， 包括： 半导体村 底 30; 位于所述半导体村底 30上的栅堆叠结构， 所述栅堆叠结构包括栅介质 层 39和位于其上的栅电极 40； 源区 35和漏区 36 , 位于所述栅堆叠结构两侧 的半导体村底 30 中； 牺牲金属侧墙 38a, 位于所述栅堆叠结构的侧壁， 且具 有张应力或压应力，若所述 MOS晶体管为 NMOS晶体管， 则所述牺牲金属侧 墙 38a具有张应力， 若所述 MOS晶体管为 PMOS晶体管， 则所述牺牲金属侧 墙 38a具有压应力。 此外， 本实施例中的 MOS晶体管还包括： 位于所述牺牲 金属侧墙 38a外围侧壁的介质侧墙 34, 以及位于所述牺牲金属侧墙 38a和介 质侧墙 34之间以及牺牲金属侧墙 38a和半导体村底 30之间的 L型侧墙 37a; 以及覆盖所述 MOS晶体管的应力层 41 , 若为 NMOS晶体管， 则所述应力层 41为张应力层， 若为 PMOS晶体管， 则所述应力层 41为压应力层。

当然， 在其他具体实施例中， 还可以在半导体村底上同时形成 NMOS晶 体管和 PMOS晶体管， 其各自的栅堆叠结构的侧壁上分别形成牺牲金 属侧墙， 且根据 MOS晶体管的类型具有相应的应力； 此外，还可以在 NMOS晶体管上 形成张应力层， 在 PMOS 晶体管上形成压应力层， 以进一步提高载流子迁移 率。

综上， 本技术方案在栅堆叠结构的侧壁上形成牺牲金 属侧墙， 以吸收和去 除栅堆叠结构中的氧元素，避免了现有技术可 能导致等效氧化层厚度增加、 器 件性能的一致性较差的问题。 而且本技术方案的牺牲金属侧墙还具有应力， 有 利于提高 MOS晶体管的载流子迁移率， 改善器件性能。

进一步的， 本技术方案可以同时适用于前栅工艺和后栅工 艺，便于工艺集 成， 工业可用性强。

本发明虽然已以较佳实施例公开如上，但其并 不是用来限定本发明，任何 本领域技术人员在不脱离本发明的精神和范围 内，都可以利用上述揭示的方法 和技术内容对本发明技术方案做出可能的变动 和修改， 因此， 凡是未脱离本发 改、 等同变化及修饰， 均属于本发明技术方案的保护范围。