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Patent Searching and Data


Title:
METHOD AND APPARATUS FOR CLOCK FREQUENCY DIVISION
Document Type and Number:
WIPO Patent Application WO/2011/079630
Kind Code:
A1
Abstract:
The present invention discloses a method for clock frequency division, the method includes: determining current frequency division coefficient in real time according to input clock signals and output clock information; then, performing counting on the input clock signals, according to an integer portion and a decimal portion of the frequency division coefficient and a decimal scale threshold of the decimal portion; and performing accumulation on the decimal portion according to the counting result; finally, controlling the output clock according to the counting result and the accumulation result. The present invention also discloses an apparatus for clock frequency division. With the method and the apparatus provided in the present invention, output signals can be adjusted dynamically according to input signals, and the integer portion and the decimal portion of the frequency division coefficient and the bit width of the decimal scale threshold of the decimal portion can be increased on demand, so that the precision of the frequency division coefficient can be adjusted.

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Inventors:
WU, Xuesong (ZTE Plaza, Keji Road South Hi-Tech Industrial Park, Nansha, Shenzhen Guangdong 7, 518057, CN)
Application Number:
CN2010/077062
Publication Date:
July 07, 2011
Filing Date:
September 17, 2010
Export Citation:
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Assignee:
ZTE CORPORATION (ZTE Plaza, Keji Road South Hi-Tech Industrial Park, Nansha, Shenzhen Guangdong 7, 518057, CN)
中兴通讯股份有限公司 (中国广东省深圳市南山区高新技术产业园科技南路中兴通讯大厦, Guangdong 7, 518057, CN)
International Classes:
H03K23/66
Foreign References:
CN101783676A
CN1642011A
CN1485985A
US6707866B1
JP2006268617A
Other References:
See also references of EP 2521267A1
None
Attorney, Agent or Firm:
CHINA PAT INTELLECTUAL PROPERTY OFFICE (Suite 717, E-Wing CenterNo. 113 Zhichun Road, Haidian, Beijing 6, 100086, CN)
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Claims:
权利要求书

1、 一种时钟分频方法, 其特征在于, 所述方法包括:

根据当前输入时钟频率和输出时钟频率, 确定当前的分频系数, 输出 该分频系数整数部分、 小数部分以及得到该小数部分的小数进位阔值; 对输入的时钟信号进行计数, 并根据计数结果以及所述分频系数的整 数部分, 输出计数的标识;

根据所述计数的标识, 以所述分频系数的小数部分为累加值进行累加 计算, 并根据累加计算结果以及所述小数进位阔值, 输出累加的标识; 根据所述计数的标识以及所述累加的标识, 控制输出时钟的电平。

2、 根据权利要求 1所述的时钟分频方法, 其特征在于, 所述方法具体 为:

对输入时钟信号进行计数, 在计数结果与所述分频系数的整数部分相 等时, 输出本次计数结束标识;

在所述计数的标识是计数结束标识时, 以所述分频系数的小数部分为 累加值进行累加计算, 在累加计算结果等于所述小数进位阔值时, 输出累 力口结束标 i只;

在所述累加的标识是累加结束标识, 则延迟一个时钟周期后再驱动输 出时钟的电平为高。

3、 根据权利要求 2所述的时钟分频方法, 其特征在于, 所述方法还包 括:

在计数结果等于所述分频系数的整数部分一半的整数位时, 输出计数 一半标识;

在所述计数的标识是计数一半标识时, 驱动输出时钟的电平为低。

4、 根据权利要求 2或 3所述的时钟分频方法, 其特征在于, 所述根据 所述计数的标识以及所述累加的标识, 控制输出时钟的电平, 包括: 在所述计数的标识是计数结束标识且未输出累加结束标识时, 直接驱 动输出时钟的电平为高。

5、 一种时钟分频装置, 其特征在于, 所述装置包括:

确定单元, 用于 居当前输入时钟频率和输出时钟频率, 确定当前的 分频系数, 并分别输出当前分频系数的整数部分、 小数部分以及该小数部 分的小数进位阔值的数值;

计数单元, 用于对输入时钟信号进行计数, 并根据计数结果以及所述 确定单元输出的当前分频系数的整数部分, 输出计数的标识;

累加单元, 用于根据所述计数单元所输出计数的标识, 以所述确定单 元所输出的小数部分为累加值进行累加计算, 并根据累加计算结果以及所 述确定单元输出的小数进位阔值, 输出累加的标识;

输出时钟控制单元, 用于根据所述计数单元所输出计数的标识以及所 述累加单元所输出累加的标识, 控制输出时钟的电平。

6、 根据权利要求 5所述的时钟分频装置, 其特征在于, 所述计数单元 具体用于:

对输入时钟信号进行计数, 在计数结果与所述确定单元输出的当前分 频系数的整数部分相等时, 输出本次计数结束标识。

7、 根据权利要求 6所述的时钟分频装置, 其特征在于, 所述累加单元 具体用于:

在所述计数单元输出本次计数结束标识时, 以所述确定单元所输出的 小数部分为累加值进行累加计算; 并, 在累加计算结果不小于所述确定单 元所输出的小数进位阔值时, 输出累加结束标识。

8、 根据权利要求 6所述的时钟分频装置, 其特征在于, 所述计数单元 还用于: 在输出本次计数结束标识之后, 将所述计数结果清零。

9、 根据权利要求 5所述的时钟分频装置, 其特征在于, 所述计数单元 还用于:

在所述计数结果等于接收到的所述确定单元所输出当前分频系数的整 数部分一半的整数位时, 输出计数一半标识。

10、 根据权利要求 5至 9任一所述的时钟分频装置, 其特征在于, 所 述输出时钟控制单元具体用于:

在接收到所述累加单元所输出累加结束标识时, 延迟一个时钟周期后 再驱动输出时钟的电平为高;

在接收到所述计数单元所输出计数结束标识且所述累加单元未输出累 加结束标识时, 直接驱动输出时钟的电平为高;

在接收到所述计数单元输出的计数一半标识时, 驱动输出时钟的电平 为低。

Description:
一种时钟分频方法及装置 技术领域

本发明涉及时钟分频技术, 尤其涉及一种时钟分频方法及装置。 背景技术

在通信领域中实现时钟分频需要使用分频器, 其中, 分频器的原理是 这样: 在每次累加到 int(∑b)为整数时, 分频器根据公式(1 )将输出时钟 周期 To的分频时间, 多增加一个输入时钟周期 Ti, 会使输出时钟周期 To 的时钟周期变小。

∑ To = (∑ a + int(∑ b)) *Ti + mod (∑b ) *Ti ( 1 ) 其中, mod为取余函数, int为取整函数, Ti表示输入时钟周期, To表 示输出时钟周期, a为分频处理后的整数部分, b为分频处理后的小数部分。

在实际应用中, 一般将分频器分频的小数部分 b独立出来作为整数来 处理, 这种小数分频方法可以应用于网络通信, 例如分组交换网络的电路 仿真中, 以便在终端将源端的时钟恢复出来。

目前, 小数分频的具体方法是:

先根据公式(2 ) 中的当前分频系数 Ki确定当前分频的整数部分 ai、 小数部分 bi, 并由所确定的小数部分 bi来确定对应的小数进位阔值 ci。 根 据精度需要, 小数部分 bi可以用 8位、 12位、 16位、 32位等的数值表示, 例如小数部分 bi 为一个 16 进制的数值, 对应的小数进位阔值 ci 为 3B9ACA00。

T ,. Fi To . , . , 、

Κι =— =— = ai+bi ( 2 ) Fo Ti

再根据所确定的当前分频的整数部分 ai、 当前分频小数部分 bi以及当 前分频的小数进位阔值 ci的当前值, 依据公式(2 ) 由输入时钟频率 Fi得 到输出时钟频率 Fo, 在终端恢复源端的时钟频率。

上述的时钟分频方法, 是在假设分频系数 Ki固定的基础上完成的, 只 能用于分频系数固定的场合,且一般小数部分 bi只支持 1-2位的数值精度, 分频精度低, 难以满足通信领域如分组网络的时钟恢复应用 中分频精度要 求高、 小数部分位数多、 以及需要动态调整分频系数的要求。 发明内容

有鉴于此, 本发明的主要目的在于提供一种时钟分频方法 及装置, 能 提高分频精度, 满足需要动态调整分频系数的要求。

为达到上述目的, 本发明的技术方案是这样实现的:

本发明提供了一种时钟分频方法, 包括: 根据当前输入时钟频率和输 出时钟频率, 确定当前的分频系数, 输出该分频系数整数部分、 小数部分 以及得到该小数部分的小数进位阈值; 对输入的时钟信号进行计数, 并根 据计数结果以及所述分频系数的整数部分, 输出计数的标识; 根据所述计 数的标识, 以所述分频系数的小数部分为累加值进行累加 计算, 并根据累 加计算结果以及所述小数进位阔值, 输出累加的标识; 根据所述计数的标 识以及所述累加的标识, 控制输出时钟的电平。

上述方案中, 所述方法具体为: 对输入时钟信号进行计数, 在计数结 果与所述分频系数的整数部分相等时, 输出本次计数结束标识; 在所述计 数的标识是计数结束标识时, 以所述分频系数的小数部分为累加值进行累 加计算, 在累加计算结果等于所述小数进位阔值时, 输出累加结束标识; 在所述累加的标识是累加结束标识, 则延迟一个时钟周期后再驱动输出时 钟的电平为高。

上述方案中, 所述方法还包括: 在计数结果等于所述分频系数的整数 部分一半的整数位时, 输出计数一半标识; 在所述计数的标识是计数一半 标识时, 驱动输出时钟的电平为低。

上述方案中, 所述根据所述计数的标识以及所述累加的标识 , 控制输 出时钟的电平, 包括: 在所述计数的标识是计数结束标识且未输出累 加结 束标识时, 直接驱动输出时钟的电平为高。

本发明还提供了一种时钟分频装置, 包括: 确定单元, 用于根据当前 输入时钟频率和输出时钟频率, 确定当前的分频系数, 并分别输出当前分 频系数的整数部分、 小数部分以及该小数部分的小数进位阔值; 计数单元, 用于对输入时钟信号进行计数, 并根据计数结果以及所述确定单元输出的 当前分频系数的整数部分, 输出计数的标识; 累加单元, 用于根据所述计 数单元所输出计数的标识, 以所述确定单元所输出的小数部分为累加值进 行累加计算, 并根据累加计算结果以及所述确定单元输出的 小数进位阔值 , 输出累加的标识; 输出时钟控制单元, 用于根据所述计数单元所输出计数 的标识以及所述累加单元所输出累加的标识, 控制输出时钟的电平。

上述方案中, 所述计数单元具体用于: 对输入时钟信号进行计数, 在 计数结果与所述确定单元输出的当前分频系数 的整数部分相等时, 输出本 次计数结束标识。

上述方案中, 所述累加单元具体用于: 在所述计数单元输出本次计数 结束标识时, 以所述确定单元所输出的小数部分为累加值进 行累加计算; 并, 在累加计算结果不小于所述确定单元所输出的 小数进位阔值时, 输出 累加结束标识。

上述方案中, 所述计数单元还用于: 在输出本次计数结束标识之后, 将所述计数结果清零。

上述方案中, 所述计数单元还用于: 在所述计数结果等于接收到的所 述确定单元所输出当前分频系数的整数部分一 半的整数位时, 输出计数一 半标识。 上述方案中, 所述输出时钟控制单元具体用于: 在接收到所述累加单 元所输出累加结束标识时, 延迟一个时钟周期后再驱动输出时钟的电平为 高; 在接收到所述计数单元所输出计数结束标识且 所述累加单元未输出累 加结束标识时, 直接驱动输出时钟的电平为高; 在接收到所述计数单元输 出的计数一半标识时, 驱动输出时钟的电平为低。

本发明通过输入时钟信号和输出时钟信息, 实时确定当前的分频系数; 再由分频系数的整数部分、 小数部分及小数部分的小数进位阈值, 对输入 时钟信号进行计数, 并根据计数结果进行以小数部分为累加值的累 加计算; 最后根据计数结果以及累加计算结果, 控制输出时钟, 如此, 便可以根据 输入信号动态调整输出信号; 在本发明中, 还可以根据需要, 增加分频系 数的整数部分、 小数部分及小数部分的小数进位阈值的位宽, 以调节分频 系数的精度。 附图说明

图 1为本发明时钟分频方法的实现流程示意图;

图 2为本发明中实现计数过程的具体流程示意图

图 3为本发明中实现累加计算过程的具体流程示 图;

图 4为本发明中实现输出时钟控制过程的具体流 示意图;

图 5为本发明时钟分频装置的组成结构示意图。 具体实施方式

本发明的时钟分频方法, 参照图 1所示, 主要包括以下步骤: 步骤 101: 才艮据当前输入时钟频率和输出时钟频率, 确定当前的分频系 数, 输出该分频系数整数部分、 小数部分以及得到该小数部分的小数进位 阔值;

本步骤中, 可以根据实际应用需要, 根据实际的输入时钟频率和输出 时钟频率, 来实时确定当前的分频系数。

其中, 小数进位阔值可以根据分频系数的小数部分的 位数及其进制来 得到。 例如, 如果分频系数的小数部分釆用十进制, 其小数部分位数为两 位, 则其小数进位阔值则为 100。

在实际应用中, 可以根据需要, 增加所述分频系数的整数部分、 小数 部分以及小数进位阔值的位宽, 来实现分频系数的精度可调。

步骤 102: 对输入的时钟信号进行计数, 并根据计数结果以及分频系数 的整数部分, 输出计数的标识;

本步骤中, 根据计数结果以及所述分频系数的整数部分输 出计数的标 识, 具体可以为: 对输入时钟信号进行计数, 在计数结果与所述分频系数 的整数部分相等时, 输出本次计数结束标识; 在计数结果等于所述分频系 数的整数部分一半的整数位时, 输出计数一半标识。

这里, 本次计数结束标识可以为在计数结果与所述分 频系数的整数部 分数据相等时, 所生成的一个高电位的脉冲信号, 或者该本次计数结束标 识可以为取值为 1 的数字标识; 而计数一半标识则可以为在计数结果等于 所述分频系数的整数部分一半的整数位时, 所生成的一个高电位的脉冲信 号, 或该计数一半标识可以为取值为 1的数字标识。

步骤 103: 根据计数的标识, 以分频系数的小数部分为累加值进行累加 计算, 并根据累加计算结果以及小数进位阔值, 输出累加的标识;

本步骤中, 根据所述计数的标识, 以所述分频系数的小数部分为累加 值进行累加计算, 具体为: 在所述计数的标识是计数结束标识时, 以所述 分频系数的小数部分为累加值进行累加计算。

本步骤根据累加计算结果以及小数进位阈值, 输出累加的标识, 具体 为: 累加计算结果等于所述小数进位阔值时, 输出累加结束标识。

这里, 累加结束标识具体可以为在累加计算结果与小 数进位阔值相等 时, 所生成的一个高电位的脉冲信号, 或者该累加结束标识可以为取值为 1 的数字标识。

步骤 104: 根据计数的标识以及累加的标识, 控制输出时钟的电平。 本步骤中根据所述计数的标识以及所述累加的 标识, 控制输出时钟的 电平, 具体为: 在所述累加的标识是累加结束标识, 则延迟一个时钟周期 后再驱动输出时钟的电平为高; 在所述计数的标识是计数结束标识且未输 出累加结束标识时, 直接驱动输出时钟的电平为高; 在所述计数的标识是 计数一半标识时, 驱动输出时钟的电平为低。

具体地, 参照图 2所示, 实现步骤 102中的计数过程具体包括如下步 骤:

步骤 201 : 将计数结果 cntl清零, 计数的目标值 a更新为当前分频系 数的整数部分 ai, 将变量 cntl_div2的数值更新为当前分频系数的整数部分 ai除以 2后得到的整数位;

或者, 可以在当前分频系数的整数部分 ai的二分之一不为整数时, 将 cntl_div2的数值确定为 ai二分之一值的整数位加 1所得到的整数, 以尽量 确保整个分频处理过程中输出时钟在一个时钟 周期内的高低电平占空比保 持为 50 %。

步骤 202: 对输入时钟信号 cl 进行计数,每检测到一个输入时钟信号 clki , 则计数一次, 将 cntl加 1;

步骤 203:判断 cntl的值是否等于 cntl_div2,如果是,则继续步骤 206, 否则继续步骤 204;

步骤 204: 判断 cntl的值是否等于 a, 如果是, 则继续步骤 205 , 否则 返回步骤 202;

步骤 205: 输出为高电平脉冲信号的本次计数结束标识 cntl_end, 返回 步骤 201 ; 步骤 206: 输出为高电平脉冲信号的计数一半标识 cntl_half, 返回步骤

202。

具体地, 参照图 3所示, 实现步骤 103中的累加计算过程具体包括如 下步骤:

步骤 301 :判断所输入的当前分频系数的小数部分 bi与当前的累加值 b 是否相等、 所输入的小数进位阔值与当前的累加值的阔值 c是否相等, 如 果是, 继续步骤 303; 否则继续步骤 302;

步骤 302: 将累加值 b更新为当前分频系数的小数部分 bi, 累加值的 阔值 c更新为当前的小数进位阔值 ci, 累加结果 cnt2清零;

步骤 303: 判断输入的 cntl_end是否为高电平, 如果是, 则继续步骤

304, 否则结束当前流程;

步骤 304: 将累加结果 cnt2累加 b;

步骤 305: 判断 cnt2是不小于 c, 如果是则继续步骤 306, 否则返回步 骤 303;

步骤 306: 将 cnt2更新为 cnt2减去 c得到的差值, 并输出为高电平脉 冲信号的本次计数结束标识 cnt2_end , 返回步骤 301。

具体地, 参照图 4所示, 实现步骤 104中的控制输出时钟电平过程具 体包括如下步骤:

步骤 401 : 判断 cntl_half是否为高电平, 如果是, 继续步骤 402, 否则 继续步骤 403。

步骤 402: 驱动输出时钟 clko的电平为低, 返回步骤 401 ;

步骤 403: 判断 cntl_end是否为高电平, 如果是, 继续步骤 404, 否则 返回步骤 401 ;

步骤 404: 判断 cnt2_end是否为高电平, 如果是, 继续步骤 405 , 否则 继续步骤 406; 步骤 405: 延迟 1个输入时钟 clki的时钟周期后, 驱动输出时钟 clko 的电平为高, 返回到步骤 401 ;

步骤 406: 直接驱动输出时钟 clko的电平为高, 返回步骤 401。

实际应用中, 在当前输入时钟频率和输出时钟频率发生改变 , 且需要 将当前的分频系数重新确定时, 则重复上述时钟分频处理流程。

为实现上述方法, 本发明还提供了一种时钟分频装置, 如图 5 所示, 主要包括: 确定单元 51、 计数单元 52、 累加单元 53和输出时钟控制单元 54; 其中, 确定单元 51 , 用于才艮据当前输入时钟频率和输出时钟频率 , 确 定当前的分频系数, 并分别输出当前分频系数的整数部分 ai、 小数部分 bi 以及该小数部分的小数进位阔值 ci; 计数单元 52, 用于对输入时钟 cM信 号进行计数, 并根据计数结果以及所述确定单元输出的当前 分频系数的整 数部分 ai, 输出计数的标识; 这里, 所述计数的标识包括: 计数结束标识 cntl_end、 计数一半标识 cntl_half; 累加单元 53 , 用于根据所述计数单元 所输出计数的标识, 以所述确定单元所输出的小数部分 bi为累加值进行累 加计算,并根据累加计算结果以及所述确定单 元 51输出的小数进位阈值 ci, 输出累加的标识; 这里, 所述累加的标识包括累加结束标识 cnt2_end; 输 出时钟控制单元 54,用于根据所述计数单元 52所输出计数的标识以及所述 累加单元所输出累加的标识, 控制输出时钟 clko的电平。

其中, 所述计数单元 52具体用于: 对输入时钟信号进行计数, 在计数 结果与所述确定单元 51输出的当前分频系数的整数部分相等时, 输出本次 计数结束标识 cntl_end。

这里, 所述计数单元 52还用于: 在输出本次计数结束标识 cntl_end之 后, 将所述计数结果清零。

其中, 所述计数单元 52还用于: 在所述计数结果等于所述确定单元 51 输出的当前分频系数的整数部分一半的整数位 时, 输出计数一半标识 cntl_half。

其中, 所述累加单元 53具体用于: 在所述计数单元 52输出本次计数 结束标识 cntl_end时,以所述确定单元 51所输出的小数部分为累加值进行 累加计算; 并, 在累加计算结果不小于所述确定单元 51所输出的小数进位 阔值时, 输出累加结束标识 cnt2_end。

其中, 所述输出时钟控制单元 54具体用于: 在接收到所述累加单元 53 所输出累加结束标识 cnt2_end时,延迟一个时钟周期后再驱动输出时 clko 的电平为高;在接收到所述计数单元 52所输出计数结束标识 cntl_end且所 述累加单元 53未输出累加结束标识时,直接驱动输出时钟 clko的电平为高; 在接收到所述计数单元 52所输出计数一半标识 cntljialf时,驱动输出时钟 clko的电平为氐。

实际应用中, 本发明的时钟分频装置实现时钟分频处理的具 体过程已 在上文详述, 在此不再赘述。

以上所述, 仅为本发明的较佳实施例而已, 并非用于限定本发明的保、 护范围, 凡在本发明的精神和原则之内所作的任何修改 、 等同替换和改进 等, 均应包含在本发明的保护范围之内。