Bei der Übertragung von Daten zwischen in unterschiedlichen Takt-Domänen betriebenen Systemen, insbesondere bei der Über- tragung von Daten von einem System mit einer relativ niedri- gen Taktrate an ein System mit einer relativ hohen Taktrate, stellt sich grundsätzlich das Problem, den Datentransfer mög- lichst exakt zu synchronisieren, so dass beispielsweise auf- grund von Takt-Jitter kein Datenverlust oder keine Datenver- doppelung auftritt. Darüber hinaus ist es insbesondere für Hardware-Filter wesentlich, dass die Daten äquidistant, d. h. in gleichmäßigen Abständen bzw. in Form gleichmäßiger Daten- pakete, von der niedrigeren Takt-Domäne an die höhere Takt- Domäne übertragen werden.

In Figur 3 ist eine Synchronisier-Schaltungsanordnung gemäß dem Stand der Technik dargestellt, welche zum Synchronisieren des Datentransfers von einem mit einer relativ niedrigen Taktrate CLK1 betriebenen System an ein mit einer relativ ho- hen Taktrate CLK2 betriebenes System verwendet werden kann.

Wie in Figur 3 gezeigt ist, umfasst diese Synchronisier- Schaltungsanordnung eingangsseitig eine Schieberegisterkette, im vorliegenden Fall mit zwei Registern 5,6, wobei im ersten Register 5 am Dateneingang das langsamere Taktsignal CLK1 zu- geführt ist. Der Ausgang des zweiten Registers 6 ist inver- tiert einem AND-Gatter 9 zugeführt, welches als ein weiteres

Eingangssignal das Ausgangssignal des ersten Registers 5 emp- fängt. Der Ausgang des AND-Gatters 9 ist mit dem Dateneingang eines weiteren Registers 8 verbunden, an dessen Ausgang ein Freigabesignal EN für ein Register 7 abgegriffen wird, wobei an dem Dateneingang des Registers 7 die zu übertragenden Da- ten DIN anliegen. Sämtliche Register 5-8 sind mit der höheren Taktrate CLK2 getaktet. Die am Ausgang der Schieberegister- kette 5,6 vorgesehene Logikschaltung gewährleistet, dass ei- ne ansteigende Taktflanke des langsameren Taktsignals CLK1 erfasst werden kann, wobei in diesem Fall ein Freigabeimpuls EN für das Register 7 erzeugt wird, so dass die an dem Daten- eingang des Registers 7 anliegenden Daten DIN mit der höheren Taktrate CLK2 in Form der Daten DOUT ausgegeben werden.

In Figur 4 ist der zeitliche Verlauf der einzelnen in Figur 3 dargestellten Signale dargestellt, wobei insbesondere auch die Ausgangssignale REGO bzw. REG1 der Register 5 bzw. 6 dar- gestellt sind. Wie aus Figur 4 ersichtlich ist, ist die Takt- rate des schnelleren Takts CLK2 viermal so groß wie die Takt- rate des langsameren Takts CLK1. In Figur 4 sind die Taktzyk- len bzw. Taktperioden des Taktsignals CLK2, welche jeweils innerhalb eines Taktzyklus des Taktsignals CLK1 liegen, mit 0... 3 nummeriert.

Wie ebenfalls aus Figur 4 ersichtlich ist, können die Takt- flanken des Taktsignals CLK1 aufgrund von Takt-Jitter derart schwanken, dass keine exakte Taktflankenerkennung mit Hilfe der in Figur 3 gezeigten Synchronisier-Schaltungsanordnung in einem bestimmten Taktzyklus des Taktsignals CLK2 möglich ist.

Aufgrund des Takt-Jitters des langsameren Taktsignals CLK1 kann die ansteigende Taktflanke des Taktsignals CLK1 bei- spielsweise im Taktzyklus Nr. 0 oder aber auch erst im Takt- zyklus Nr. 1 des Taktsignals CLK2 erfasst werden. Für beide Fälle ist in Figur 4 jeweils der sich daraufhin einstellende Verlauf der Signale REGO, REG1, EN und DOUT dargestellt, wo- bei der in Figur 4 dargestellte Fall A einer Erfassung der ansteigenden Taktflanke des Taktsignals CLK1 im Taktzyklus

Nr. 0 des Taktsignals CLK2 entspricht, während der Fall B ei- ner Erfassung der ansteigenden Taktflanke des Taktsignals CLK1 im Taktzyklus Nr. 1 des Taktsignals CLK2 entspricht.

Im Fall A wird die ansteigende Taktflanke des langsameren Taktsignals CLK1 bereits im Taktzyklus Nr. 0 des schnelleren Taktsignals CLK2 registriert, was aus dem Verlauf des Aus- gangssignals REGO des ersten Registers 5 der Schieberegister- kette ersichtlich ist, so dass der Freigabeimpuls EN im Takt- zyklus Nr. 1 auftritt. Im Fall B wird hingegen der Freigabe- impuls EN erst im Taktzyklus Nr. 2 des Taktsignals CLK2 er- zeugt, wodurch sich die Datenausgabe entsprechend verzögert.

Die Darstellung von Figur 4 macht deutlich, dass durch Takt- Jitter des langsameren Taktsignals CLK1 unter Umständen kein äquidistanter Datentransfer möglich ist, da das Freigabesig- nal EN in unterschiedlichen Taktzyklen des schnelleren Takt- signals CLK2 auftreten kann.

Der vorliegenden Erfindung liegt daher die Aufgabe zugrunde, ein Verfahren sowie eine Vorrichtung zum Übertragen von Daten von ein mit einem ersten Takt betriebenes System an ein mit einem zweiten Takt betriebenes System, wobei die Taktrate des zweiten Takts höher als die Taktrate des ersten Takts ist, vorzuschlagen, womit eine äquidistante, d. h. gleichmäßige, Datenübertragung auch bei unbekanntem Takt-Jitter und Takt- Zeitversatz möglich ist.

Diese Aufgabe wird erfindungsgemäß durch ein Verfahren mit den Merkmalen des Anspruches 1 bzw. eine Schaltungsanordnung mit den Merkmalen des Anspruches 7 gelöst. Die Unteransprüche definieren jeweils bevorzugte und vorteilhafte Ausführungs- formen der vorliegenden Erfindung.

Das erfindungsgemäße Verfahren sieht vor, dass nach einem Start bzw. einer Initialisierung des Synchronisationsvorgangs zunächst auf die nächste Taktflanke des langsameren ersten

Takts gewartet wird. Bei Erfassen dieser nächsten Taktflanke des ersten Takts wird derjenige Taktzyklus des schnelleren zweiten Takts ermittelt, in dem diese Taktflanke des ersten Takts erfasst werden konnte, um davon abhängig mindestens ei- nen sicheren Taktzyklus des zweiten Takts zu bestimmen, in welchem eine Ausgabe der Daten mit dem zweiten Takt möglich sein soll. Die zu übertragenden Daten werden zwischengespei- chert, wobei jeweils bei Auftreten eines derartigen sicheren Taktzyklus des zweiten Takts ein Auslesen bzw. Ausgeben der Daten in Übereinstimmung mit dem zweiten Takt erfolgt.

Vorzugsweise wird jedes Mal, wenn eine beispielsweise anstei- gende Taktflanke des langsameren ersten Takts erfasst wird, überprüft, ob diese Taktflanke in demselben Taktzyklus des zweiten Takts wie die erstgenannte Taktflanke oder in einem anderen gültigen bzw. zulässigen Taktzyklus, typischerweise einem unmittelbar vorhergehenden bzw. nachfolgenden Taktzyk- lus, des zweiten Taktsignals aufgetreten ist oder nicht. Ist diese Taktflanke des langsameren ersten Takts nicht in einem derart definierten Taktzyklus des schnelleren zweiten Takts aufgetreten, wird ein neuer Synchronisationsvorgang gestar- tet, d. h. mit dem Verfahren erneut von vorne begonnen.

Die vorliegende Erfindung lässt sich durch die Kombination eines Zählers mit einer insbesondere zustandsgesteuerten Steuereinrichtung realisieren, wobei der Zähler mit dem schnelleren zweiten Takt betrieben und zum Zählen der einzel- nen Taktzyklen dieses zweiten Takts ausgestaltet ist. Die Steuereinrichtung wird ebenfalls mit dem schnelleren zweiten Takt betrieben und dient zum überwachen des langsameren ers- ten Takts, wobei die Steuereinrichtung mit dem Zählerausgang verbunden ist und ein Freigabesignal bzw. einen Freigabeim- puls für Speichermittel erzeugt, in welche die zu übertragen- den Daten mit dem ersten Takt geschrieben und aus welche die Daten bei Vorliegen eines entsprechenden Freigabesignals der Steuereinrichtung mit dem zweiten Takt ausgegeben werden.

Die zuvor erwähnten Speichermittel können insbesondere min- destens ein erstes Register, welches mit dem langsameren ers- ten Takt betrieben wird, zum Zwischenspeichern der zu über- tragenden Daten umfassen, wobei zudem mindestens ein zweites Register, welches mit dem schnelleren zweiten Takt betrieben wird, vorgesehen sein kann, welches mit dem Ausgang des zuvor genannten ersten Registers gekoppelt ist und das Freigabesig- nal der Steuereinrichtung empfängt, um somit den Datentrans- fer mit dem schnelleren zweiten Takt synchron zu dem Freiga- besignal der Steuereinrichtung zu ermöglichen.

Die Steuereinrichtung ist vorzugsweise in Form einer finiten Zustandsmaschine ("Finite State Machine", FSM) ausgestaltet, während es sich bei dem Zähler vorzugsweise um einen freilau- fenden Zähler ("Free Running Counter", FRC) handelt.

Die vorliegende Erfindung gewährleistet eine äquidistante Da- tenübertragung von einem System einer langsameren Takt-Domäne an ein System einer schnelleren Takt-Domäne unabhängig von einem möglicherweise (zeitvariant) auftretenden Takt-Jitter oder Laufzeitunterschied bzw. Zeitversatz zwischen den beiden Takt-Domänen, wobei dies insbesondere mit einfachen schal- tungstechnischen Mitteln durch Verwendung einer sehr kleinen und robusten Schaltung möglich ist.

Die vorliegende Erfindung wird nachfolgend näher unter Bezug- nahme auf die beigefügte Zeichnung anhand eines bevorzugten Ausführungsbeispiels erläutert.

Figur 1 zeigt eine Schaltungsanordnung gemäß einem bevorzug- ten Ausführungsbeispiel der vorliegenden Erfindung, Figur 2 zeigt Darstellungen zur Erläuterung der Funktionswei- se der in Figur 1 dargestellten Schaltungsanordnung, Figur 3 zeigt eine Synchronisier-Schaltungsanordnung gemäß dem Stand der Technik, und

Figur 4 zeigt zeitliche Verläufe verschiedener in Figur 3 dargestellter Signale zur Erläuterung der Funktionsweise der in Figur 3 dargestellten Synchronisier-Schaltungsanordnung.

Die in Figur 1 gezeigte Schaltungsanordnung kann beispiels- weise zur Synchronisation von digitalen Schnittstellen zwi- schen mit unterschiedlichen Takten betriebenen Systemen ein- gesetzt werden. Insbesondere dient diese Schaltungsanordnung dazu, den Datentransfer von einem mit einem niedrigeren Takt betriebenen System zu einem mit einem höheren Takt betriebe- nen System in Form eines äquidistanten bzw. gleichmäßigen Da- tenstroms zu realisieren. Die Taktrate des höheren Takts ent- spricht in der Regel einem ganzzahligen Vielfachen der Takt- rate des niedrigeren Takts.

Die in Figur 1 gezeigte Schaltungsanordnung umfasst einen freilaufenden Zähler 1, welcher mit dem höheren Takt CLK2 ge- taktet ist. Darüber hinaus umfasst die Schaltungsanordnung eine finite Zustandsmaschine 2, welche kontinuierlich den Zählerstand des Zählers 1 auswertet und ebenfalls mit dem hö- heren Takt CLK2 getaktet ist. Zur Zwischenspeicherung der zu übertragenden Daten ist mindestens ein Register 3 vorgesehen, dem die zu übertragenden Daten DIN zugeführt sind und welches mit dem langsameren Takt CLK1 invertiert getaktet ist. Im vorliegenden Fall wird davon ausgegangen, dass n Bits paral- lel gespeichert werden, so dass entsprechend n derartige Re- gister 3 vorzusehen sind. Darüber hinaus sind n Ausgaberegis- ter 4 vorgesehen, wobei jeweils der Dateneingang eines Ausga- beregisters 4 mit dem Datenausgang eines entsprechenden Re- gisters 3 verbunden ist und die einzelnen Ausgaberegister 4 allesamt mit dem schnelleren Takt CLK2 getaktet werden. Am Ausgang der einzelnen Ausgaberegister 4 werden die zu über- tragenden Daten DOUT mit der höheren Taktrate des schnelleren Takts CLK2 bereitgestellt.

Die Funktionsweise der in Figur 2 gezeigten Schaltungsanord- nung ist wie folgt.

Der Zähler 1 zählt kontinuierlich die Zeitzyklen des schnel- leren Takts CLK2, wobei sich der Zählerstand des Zählers 1 insbesondere periodisch in Übereinstimmung mit dem Verhältnis zwischen der Taktrate des schnelleren Takts CLK2 und der Taktrate des langsameren Takts CLK1 verändert, d. h. ent- spricht die Taktrate des schnelleren Takts CLK2 wie in Figur 4 gezeigt der vierfachen Taktrate des langsameren Takts CLK1, so zählt der Zähler 1 periodisch bzw. zyklisch mit jedem Taktzyklus des schnelleren Takts CLK2 von"0"bis"3".

Von der finiten Zustandsmaschine 2 wird nach einem Start bzw. einer Initialisierung zunächst der in Figur 2 gezeigte Zu- stand 100 eingenommen, indem die finite Zustandsmaschine 2 auf die nächste (insbesondere ansteigende) Taktflanke des langsameren Takts CLK1 wartet.

Bei Erkennung der nach der Initialisierung der Schaltungsan- ordnung ersten bzw. nächsten ansteigenden Taktflanke des langsameren Takts CLK1 wechselt die finite Zustandsmaschine 2 von dem Zustand 100 in einen Zustand 101, wobei durch Auswer- tung des Zählerstands des Zählers 1 derjenige Taktzyklus des schnelleren Takts CLK2 ermittelt und abgespeichert wird, in- dem diese erste ansteigende Taktflanke des langsameren Takts CLK1 erkannt bzw. erfasst werden konnte. Zudem wird davon ab- hängig die Nummer eines"sicheren"Taktzyklus des schnelleren Takts CLK2 festgelegt, bei dem eine Zwischenspeicherung und Ausgabe der Daten in der schnelleren Takt-Domäne durch die Register 4 möglich und beabsichtigt sein soll. Die Eingangs- daten DIN werden somit gemäß dem schnelleren Takt CLK2 nur bei Auftreten dieses als"sicher"eingestuften Taktzyklus des schnelleren Takts CLK2 in den Registern 4 zwischengespeichert und in Form der Daten DOUT davon ausgegeben. In der in Figur 2 gezeigten Tabelle ist in der ersten Spalte A jeweils die Nummer desjenigen Taktzyklus des schnelleren Takts CLK2 ange- geben, in dem nach der Initialisierung die erste ansteigende Taktflanke des langsameren Takts CLK1 erfasst werden konnte.

In der zweiten Spalte B dieser Tabelle ist jeweils davon ab-

hängig der als"sicher"eingestufte Taktzyklus des Takts CLK2 angegeben, wobei aus der in Figur 2 gezeigten Tabelle er- sichtlich ist, dass ein Taktzyklus des Takts CLK2 immer dann als"sicher"eingestuft wird, wenn seine Nummer der Nummer desjenigen Taktzyklus, in dem die erste ansteigende Taktflan- ke des Takts CLK1 erfasst werden konnte, entspricht.

Nach Ermittlung bzw. Festlegung dieser als"sicher"einge- stuften Taktzyklen wird in einen weiteren Zustand 102 gewech- selt.

In dem Zustand 102 wird von der finiten Zustandsmaschine 2 das Freigabesignal EN für die Ausgaberegister 4 immer dann erzeugt, wenn ein in der Spalte B der in Figur 2 gezeigten Tabelle definierter"sicherer"Taktzyklus des schnelleren Takts CLK2 vorliegt.

Darüber hinaus wird in dem Zustand 102 kontinuierlich das langsamere Taktsignal CLK1 von der finiten Zustandsmaschine 2 auf seine ansteigenden Taktflanken hin überwacht und über- prüft, ob die jeweils erfasste ansteigende Taktflanke des Takts CLK1 in demselben Taktzyklus des schnelleren Takts CLK2, in dem auch die erste ansteigende Taktflanke erfasst worden ist, oder in einem anderen als"zulässig"oder"gül- tig"definierten Taktzyklus des schnelleren Takts CLK2 liegt.

In der Regel werden in diesem Zusammenhang als"gültige" Taktzyklen neben demjenigen Taktzyklus des Takts CLK2, in dem die erste ansteigende Taktflanke des Takts CLK1 erfasst wer- den konnte, auch die dazu unmittelbar benachbarten, d. h. vo- rausgehenden bzw. nachfolgenden, Taktzyklen des Takts CLK2 angesehen. In der Spalte C der in Figur 2 gezeigten Tabelle sind diesbezüglich für die einzelnen Fälle jeweils die in diesem Zusammenhang als"gültig"eingestuften Taktzyklen des schnelleren Takts CLK2 dargestellt, während in der Spalte D für die entsprechenden Fälle jeweils der als"nicht-gültig" eingestufte Taktzyklus des schnelleren Takts CLK2 aufgelistet ist.

Immer dann, wenn die finite Zustandsmaschine 2 eine anstei- gende Taktflanke des langsameren Takts CLK1 in einem als "nicht-gültig"eingestuften Taktzyklus des schnelleren Takts CLK2 feststellt, wird eine erneute Synchronisation durchge- führt und mit dem zuvor beschriebenen Synchronisationsverfah- ren erneut gestartet und in den Zustand 100 gewechselt. Dies bewirkt, dass sich Laufzeitunterschiede zwischen den beiden Takten CLK1 und CLK2 nicht beliebig akkumulieren können. Der als"nicht-gültig"eingestufte Taktzyklus kann somit auch als Synchronisations-Taktzyklus bezeichnet werden.