Verfahren und Vorrichtung zum Herabsetzen der Frequenz eines digitalen Taktsignals

Die Erfindung betrifft ein Verfahren zum Herabsetzen der Frequenz eines digitalen

Taktsignals gemäß dem Oberbegriff des Anspruches 1. Des weiteren betrifft die Erfindung eine Vorrichtung gemäß dem Oberbegriff des Anspruches 13.

Für die Verwendung von Mikroprozessoren mit Taktraten bis weit in den MHz-Bereich stellt sich die Erzeugung des Taktsignals typischerweise wie folgt dar: Zunächst wird von einem Quarzoszillator ein primäres Taktsignal erzeugt, welches etwa die Größenordnung von bis zu 50 MHz besitzt. Diese Frequenz ist jedoch für die Anwendung, beispielsweise als Taktsignal für Prozessoren, nicht ausreichend hoch und daher wird dem Oszillator eine PLL nachgeschaltet, welche in der Lage ist, das niederfrequente Taktsignal aus dem Quarzoszillator in ein höherfrequentes Signal umzuwandeln, sodass eine Anwendung im Zusammenhang mit einem Mikroprozessor möglich ist.

Bei einer digitalen Datenverarbeitungseinheit, ist bei den synchronen Teilen der Strombedarf direkt proportional zur Taktfrequenz. Um Strom zu sparen und damit bei batteriebetriebenen Applikationen die Lebensdauer der Batterien zu verlängern, ist es notwendig, die Taktfrequenz so niedrig wie möglich zu halten, aber andererseits eintreffende Ereignisse entsprechend den Anforderungen der Anwendung in möglichst kurzer Zeit, also mit möglichst hoher Taktfrequenz, zu bearbeiten. Die Aufgabe der Erfindung ist es, ein schnelles und stabiles Umschalten zwischen einzelnen Taktfrequenzen zu ermöglichen bzw. auf einfache Weise eine vorgegebene Taktfrequenz zu reduzieren.

Das vorgeschlagene Verfahren, das die dem Stand der Technik innewohnenden Probleme lösen soll, ist mit den im Anspruch 1 angeführten Merkmalen charakterisiert.

Die Taktimpulse des eingehenden Taktsignals werden abhängig von einem dem Takt synchronen Steuersignal wahlweise durchgeschaltet oder unterdrückt. Hierbei ist das Verhältnis der Zeiten, in denen sich das Steuersignal in OFF bzw. ON Zustand befindet, von besonderer Bedeutung, da dieses Verhältnis die Anzahl der Taktflanken vorgibt, die vom Ausgangssignal übernommen werden, womit die Frequenz des Ausgangssignals festgelegt wird.

Auf diese Art ist es möglich, rasch und mit geringem Aufwand ein stabiles Ausgangssignal zu erzeugen, dessen Frequenz maximal der Frequenz des Eingangstaktsignals entspricht und minimal eine Frequenz von OHz ist. Bei PLLs beträgt der Zeitbereich zwischen der Umschaltung bzw. Neueinstellung einer Frequenz und dem stabilen Vorliegen derselben etwa 500 μs, wobei es in diesem Zeitbereich zum überschwingen der Frequenz kommen kann. Bei der erfindungsgemäßen Vorgehensweise ist die änderung der Frequenz praktisch ohne Verzögerung möglich. Eine Schaltung, die während der übergangszeit zwischen der Frequenz den Takt unterdrückt, ist

bei einem erfindungsgemäßen Vorgehen nicht nötig; bei einem PLL-Takt von einigen 100 MHz erfolgt die Umschaltung im Bereich von einigen bis 100 Nanosekunden.

Für das Generieren eines derartigen zum Takt synchronen Steuersignals kann ein zyklisches Schieberegister verwendet werden. Dieses zyklische Schieberegister wird mit dem zu reduzierenden Taktsignal getaktet und das serielle Schiebe-Ausgangssignal des Schieberegisters wird als zum eingehenden, zu reduzierenden Taktsignal synchrones Steuersignal verwendet, um den Takt A zu unterdrücken oder durchzuschalten. Dadurch wird das Ausgangstaktsignal durch die jeweilige(n) Bitfolge oder Bitkombinationen bestimmt, die in das Schieberegister geladen wurde(n). Wenn der Ausgangstakt geändert werden soll, kann eine einer vorgegebenen Frequenz entsprechende Bitfolge in das Schieberegister geladen werden. Der Ladevorgang in das Schieberegister erfolgt synchron zum eingehenden Taktsignal und wird über ein entsprechendes Ladesignal von einer Steuerungseinheit initiiert. Damit die Bitfolge aus einer überprüften Menge von möglichen Werten ausgewählt werden kann, wird vorgeschlagen, über eine Konfigurationseinheit einen Index vorzugeben, der die vorgegebene Frequenz des Ausgangssignals darstellt, mit dem aus einer Tabelle eine zugeordnete Bitfolge ausgelesen wird, die anschließend in das Schieberegister geladen wird.

Der Ladevorgang erfolgt synchron zum Eingangstaktsignal. Die Verwendung eines

Wertes aus der Tabelle hat den Vorteil, dass die Bitbreite des Index und die Ausgangsbreite der Tabelle unterschiedlich sein können und dass außerdem nur sinnvolle und überprüfte Werte zum Erzeugen des ausgehenden Taktsignals Verwendung finden. Beispielsweise kann dadurch verhindert werden, dass der Wert 0 in das Schieberegister geladen wird und damit ein nachgeschaltetes System komplett zum Stillstand kommt.

Eine Vorrichtung der eingangs genannten Art ist erfindungsgemäß mit den Merkmalen des Kennzeichens des Anspruches 13 charakterisiert. Die Vorrichtung umfasst eine Verknüpfungseinheit, die die Taktimpulse des eingehenden Taktsignals abhängig von dem taktsynchronen Steuersignal unterdrückt bzw. durchschaltet. Um dieses taktsynchrone Steuersignal zu generieren, ist, wie bereits erwähnt, ein zyklisches Schieberegister vorgesehen, welchem dasselbe Taktsignal oder ein zum Eingangstakt phasenverschobenes Taktsignal, insbesondere das invertierte Taktsignal, zugeführt wird, wie der Verknüpfungseinheit. Das Schieberegister ist mit einer Steuereinheit verbunden, über die Bitfolgen in das Schieberegister geladen werden können. Mittels eines Steuersignals wird das Laden der Bitkombination in das Schieberegister initiiert.

über eine Synchronisationseinheit, die den asynchronen Eingang der Steuereinheit mit dem Eingangstakt synchronisiert, ist der Steuereinheit eine Konfigurationseinheit vorgeschaltet. Diese Konfigurationseinheit umfasst eine Tabelle oder eine Look Up Table (LUT), die Bitfolgen enthält, die von der Steuereinheit in das Schieberegister geladen werden können. Dies hat den Vorteil, dass optimale Bitfolgen in einer LUT abgelegt werden und für

den Benutzer der erfindungsgemäßen Vorrichtung eine komplizierte Auswahl der Bitfolgen nicht notwendig ist.

Durch die Verwendung des Schieberegisters ergibt sich, dass sich die mögliche

Anzahl der einstellbaren Frequenzen durch die Länge des Schieberegisters bestimmt, wobei maximal N Teilerverhältnisse möglich sind, wenn N die Anzahl der im Schieberegister befindlichen Bits ist. Somit kann die Anzahl der möglichen Frequenz-Unterteilungsschritte durch die Festlegung der Länge des Schieberegisters eingestellt werden.

Ein weiterer Vorteil ergibt sich bei der erfindungsgemäßen Vorgangsweise dadurch, dass das Schieberegister zu jedem PLL-Takt bzw. nach einer Schiebeoperation umkonfiguriert werden kann.

Um zu verhindern, dass durch inadequate Umschaltzeitpunkte kurzfristig höhere Frequenzen bis zur Taktfrequenz auftreten, kann die Möglichkeit des Umschaltens auf bestimmte Zeitpunkte innerhalb des Schiebezyklus, insbesondere auf den Beginn des Schiebezyklus beschränkt werden. Beinhaltet die erfindungsgemäße Ausführungsform eine Konfigurationsschnittstelle mit LUT, sind in diesem die Bitfolgen zur Adaptionskonfiguration enthalten. Weiters verhindert die LUT, dass ungeeignete bzw. nicht verifizierte Werte in das Schieberegister geladen werden und somit das System gestört wird. Als Konsequenz der mit hoher Geschwindigkeit erfolgenden Frequenzänderung ist es möglich, sehr schnell auf einen geänderten Leistungsbedarf des nachgeschalteten Systems zu reagieren. Es können mehrere Frequenzadaptionsmodule parallel angeordnet werden, sodass alle erzeugten ausgehenden Taktsignale von einem gemeinsamen zu reduzierenden Basistakt ausgehen.

Die taktmäßige Entkopplung der Konfigurationseinheit und die damit einhergehende Unterteilung der erfindungsgemäßen Vorrichtung in zwei getrennte Takt-Domains bewirkt, dass nur der essentielle Teil, nämlich die erfindungsgemäße Verrichtung umfassend das Schieberegister, das Clock Gate sowie die Steuereinheit mit dem schnellen PLL Takt betrieben werden müssen, während der übrige Teil der Schaltung nur mit der Frequenz des Ausgangstaktes betrieben wird.

Ein nachgeschalteter Frequenzteiler bietet die Möglichkeit, dass der duty cycle des ausgehenden Taktsignals 50 %+- 1 PLL-Takt beträgt, bei geeigneter Wahl der Bitmuster, was vor allen bei analogen Anwendungen oft notwendig ist.

Gemäß den Ansprüchen 22 bis 24 können auf einfache Weise mehrere Taktsignale erzeugt werden, welche in einem Zyklus des Schieberegisters zumindest eine gemeinsame Taktflanke aufweisen. Fig. 1 zeigt eine überblicksschaltung der erfindungsgemäßen Schaltung.

Fig. 2 zeigt eine Detailansicht der digitalen Frequenzadaptionsstufe sowie der Konfigurationseinheit.

Fig. 3 zeigt ein Timing-Diagramm der erfindungsgemäßen Schaltung.

- A -

Fig. 4 zeigt beispielhaft für eine Bitlänge von 20 Bit und eine PLL Frequenz von 200 MHz die Zuordnung von Bitfolgen zu den entsprechenden Frequenzen, die sich in der LUT befinden.

Fig. 5 zeigt die Verschaltung eines Zählers in einer Frequenzadaptionseinheit. Fig. 6 zeigt eine erfindungsgemäße Vorrichtung mit einer einzigen

Konfigurationseinheit 3 mit mehreren nachgeschalteten digitalen

Frequenzadaptionseinheiten 2.

Fig. 1 zeigt schematisch eine Ausführungsform einer erfindungsgemäßen Vorrichtung. Einem Quarzoszillator 6 ist eine PLL 5 nachgeschaltet, die das zu reduzierende Taktsignal A erzeugt. Dieses eingehende Taktsignal A wird einer digitalen Frequenzadaptionseinheit 2, umfassend ein Schieberegister 8 und eine Steuereinheit 7, und auch einem als Verknüpfungseinheit 1 dienenden Clock gate zugeführt. Der digitalen Frequenzadaptionseinheit 2 ist eine Konfigurationseinheit 3 vorgeschaltet, welche diese asynchron mit der Bitfolge F versorgt. Die digitale Frequenzadaptionseinheit 2 erzeugt ein zum Takt A synchrones Steuersignal B, welches dem Clock gate 1 zugeführt wird. Das Clock gate 1 , welches an seinen Eingängen das zum Takt synchrone Steuersignal B sowie den Takt A erhält, verknüpft diese zum Ausgangstakt C, welcher im folgenden an beliebige digitale synchrone Schaltungen weitergeleitet werden kann. Fig 2 zeigt das Schieberegister 8 sowie die Steuereinheit 7 der digitalen

Frequenzadaptionseinheit 2 werden vom Taktsignal A angesteuert. Die Steuereinheit 7 der digitalen Frequenzadaptionseinheit 2, welche über einen Synchronisationseingang asynchron das Signal F von der Konfigurationseinheit 3 erhält, liefert das Signal F synchronisiert mit dem Taktsignal A als Bitfolge D, sowie ein weiteres Steuersignal E, welches mit dem Takt A synchronisiert ist, an das Schieberegister 8. Das Schieberegister 8, welches durch Rückkopplung ein zyklisches Verhalten aufweist, liefert das Steuersignal B. Der digitalen Frequenzadaptionseinheit 2 vorgeschaltet ist die Konfigurationseinheit 3, die eine LUT 9 umfasst. Ein Eingangssignal G der Konfigurationseinheit 3 dient der Ansteuerung der LUT 9. In Fig. 3 ist mit Bezugsziffer 21 der Eingangstakt versehen mit nummerierten

Zeitpunkten bezeichnet. Bezugsziffer 22 zeigt das Verhalten des Ausgangssignals C, wenn die taktsynchrone Bitfolge stets im ON-Zustand ist. Wie man sehen kann, wird der Takt zur Gänze durchgeschaltet. Mit Bezugsziffer 23 wird eine Bitfolge bezeichnet, die jede zweite Taktfolge passieren lässt, während die übrigen Taktflanken unterdrückt werden. Bezugsziffer 24 bezeichnet ein Taktsignal, welches das Taktsignal in vier von zwanzig Fällen durchschaltet, während in allen übrigen Fällen die Taktflanken unterdrückt werden.

Fig. 4 liefert eine hexadezimale Darstellung der in einer LUT 9 gespeicherten Bitkombination sowie der zugeordneten Frequenzen. So wie in Abb. 3 sind auch hier die

entsprecheπden verwendeten Frequenzen mit den selben Bezugszeichen markiert. Die hexadezimale Zeichenfolge FFFFF liefert gemäß Bezugszeichen 22 eine Ausgangsfrequenz von 200 MHz. Die Zeichenfolge 55555 liefert gemäß Bezugszeichen 23 eine Ausgangstaktfrequenz von 100 MHz. Gemäß Bezugszeichen 24 liefert die hexadezimale Zeichenfolge 02041 einen Ausgangstakt von 30 MHz.

Als Verknüpfungseinheit können verschiedene Gatter wie z.B. NAND, AND, OR und NOR verwendet werden.

In Fig. 5 wird eine alternative Ausführungsform gezeigt, welche einen Zähler 10 sowie einen Vergleicher 11 aufweist. Ziel dieser Anordnung ist es, das übernehmen der Bitfolge D in das Schieberegister 8 nur zu bestimmten Zeitpunkten, insbesondere nach a ^» N Schiebeoperationen, zu ermöglichen, wobei a eine beliebige ganze Zahl und N die Länge des Schieberegisters 8 ist. Dadurch wird erreicht, dass in Kombination mit den in Fig. 4 offenbarten, in der LUT 9 gespeicherte Bitfolgen, alle mögliche ausgehenden Taktsignale eine gemeinsame Flanke nach je a ^» N Schiebeoperationen aufweisen. Hierbei zählt der zyklische Zähler 10, insbesondere aufsteigende, Werte zwischen 0 und N-1 , wobei N die Länge des Schieberegisters 8 ist. Das übernehmen der asynchronen Bitfolge D in das Schieberegister 8 ist nur möglich, wenn der zyklische Zähler einen vorgegebenen Wert, insbesondere 0, aufweist. Um dies zu bewerkstelligen, ist ein Vergleicher 12 vorgesehen, welcher den Wert des Zählers 10 mit einem fest vorgegebenen Wert, insbesondere 0, vergleicht. Das Hilfssignal E' kann beispielsweise aus der änderung der anliegenden Bitkombination F ermittelt werden. Um ein vom Zählerwert abhängiges Nachladen des Schieberegisters 8 zu erzielen, wird der Ausgangswert des Vergleichers 11 mit dem Hilfssignal E ¹ in einer Verknüpfungseinheit 12 verknüpft und dem Ladesteuereingang LD des Schieberegisters 8 zugeführt. In Fig. 6 werden auf der Basis des eingehenden Taktsignals A in verschiedenen

Frequenzadaptionseinheiten 2, welche einer Konfigurationseinheit 3 nachgeschaltet sind, verschiedene Steuersignals B sowie Ausgangstaktsignale C erzeugt. Hierbei wird in jeder Frequenzadaptionseinheit 2 durch die Wahl von entsprechenden Bitfolgen gemäß Fig. 4 gewährleistet, dass alle Taktsignale innerhalb eines Schiebezyklus des Schieberegisters zumindest eine gemeinsame Flanke aufweisen.

Dabei sind die einzelnen Frequenzadaptionseinheiten 2 mit demselben eingehenden Taktsignal A versorgt. Weiters ist jeder Frequenzadaptionseinheit 2 eine mit demselben eingehenden Taktsignal A betriebene Verknüpfungseinheit 1 nachgeschaltet, die mit dem jeweiligen Steuersignal B der Frequenzadaptionseinheit 2 gesteuert wird. Die zyklischen Zähler 10, welche sich in der Frequenzadaptionseinheit 2 befinden, weisen denselben Zählerstand auf und haben dieselbe Zykluslänge, welche insbesondere mit der Bitbreite oder Bitlänge des Schieberegisters 8 oder einem ganzzahligen Teiler dieser Bitlänge übereinstimmt. Nimmt die erfindungsgemäße Vorrichtung den Betrieb auf, so werden die

Zählerstände aller Zähler 10 auf einen Startwert, insbesondere 0, zurückgesetzt sowie die Schieberegister aller Frequenzadaptionseinheiten 2 geladen.

Bei der gegenständlichen Erfindung wird das Schieberegister nicht eingesetzt, um ein Taktsignal tatsächlich zu erzeugen. Der Zweck des Schieberegisters liegt vielmehr darin, ein vorgegebenes Taktsignal in eine Markierungsbitfolge umzuwandeln, um damit das eingehende Taktsignal zu maskieren, nämlich entweder Taktimpulse zu unterdrücken oder durchzuschleifen. Das am Ausgang der logischen Schaltung 1 , welche zur Maskierung verwendet wird, anliegende Signal stellt das Ausgangssignal der erfindungsgemäßen Schaltung dar. In Fig. 3 ist eine Betriebsart 22 der erfindungsgemäßen Schaltung dargestellt, bei der der Ausgang des Schieberegisters, an dem die Bitfolge B anliegt, für einen längeren Zeitraum eingeschaltet ist. Auch wenn die Bitfolge B eine sehr niedrige Frequenz, im Extremfall sogar 0 Hz aufweist, entspricht die Impulsform des Ausgangssignals der Impulsform des Eingangsignals. Die Frequenz des Ausgangssignals entspricht im Falle einer Bitfolge mit ausschließlich das Eingangssignal durchschaltenden Bits, z.B. High-Bits, der Frequenz des Eingangssignals, während die Frequenz der Bitfolge OHz ist.

Anstelle von Schieberegistern können bei Verfahren nach dem Stand der Technik ganz generell Schaltungen verwendet werden, welche Akkumulierende Operationen durchführen (Summation, Multiplikation, Linksschieben). Nach einer vorgegebenen Anzahl von Akkumulationschritten wird ein überlauf in der hochgezählten Variable (Summand, Produkt, Schieberegister-Zustand) erzeugt. Bei Additionsschaltungen und Multiplikationsschaltungen liegt hierbei ein Overflow-Bit am Ausgang der jeweiligen Akkumulationsschaltung an. Bei einem Schieberegister, einem Spezialfalls eines Multiplizierers, bei dem stets mit 2 multipliziert wird, liegt am seriellen Ausgang des Schieberegisters das überlauf-Bit an. Nach dem überlauf wird die Schaltung in einem Zustand gebracht, in dem eine erneute Akkumulation erfolgen kann. Beispielsweise kann der Summand oder das Produkt auf einen vordefinierten Wert gesetzt werden oder der überlauf- Restwert als Summand oder Produkt herangezogen werden. Bei der Addition kann bei einem überlaufwert von 1024 und einem Additionsergebnis von 1028 der Wert 4 im Speicher verbleiben. Bei Schaltungen nach dem Stand der Technik bestimmen somit die Länge des

Schieberegisters bzw. arithmetische Operationen, insbesondere Addition, die Taktfrequenz des Ausgangssignals.

Erfindungsgemäß ist vorgesehen, dass Taktsignale mit einer vorgegebenen Frequenz erzeugt werden, wobei die Frequenz in vorgegebenen Frequenzschritten δf variiert werden kann. Bei diesem Signal ist die Regelmäßigkeit des Takts bzw. der duty-cycle nicht von Bedeutung. Es ist lediglich erforderlich, dass eine vorgegebene Anzahl von ausgehenden Taktimpulsen innerhalb einer vorgegebenen Zeit anliegt und diese Häufigkeit nicht überschritten wird. Es wird jedoch eine Anzahl von Ausgangsfrequenzen des

ausgehenden Taktisgnals erzielt, welche gemäß der Formen / , = f _in ^■ — =K ^■ δ/

N bestimmt werden können. f _in bezeichnet die Frequenz des Eingangssignals am Eingang der Schaltung, f _out bezeichnet die Frequenz des Ausgangssignals am Ausgang der Schaltung. N ist die Länge des verwendeten Schieberegisters und K ein vorgegebener Einstellfaktor, welcher die Bitfolge, wie in Fig. 4 dargestellt, bestimmt. Während bei Verfahren nach dem Stand der Technik ausschließlich ganzzahlige Teiler der vorgegebenen Eingangsfrequenz des Eingangstaktsignals als Ausgangsfrequenz erreicht werden können, können mit dem erfindungsgemäßen Verfahren bzw. mit der erfindungsgemäßen Schaltung Taktfrequenzen erzeugt werden, welche Vielfache eines vorgegebenen Frequenzschrittes δf sind.