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Title:
METHOD AND DEVICE FOR GENERATING LOW-JITTER CLOCK
Document Type and Number:
WIPO Patent Application WO/2011/063749
Kind Code:
A1
Abstract:
The present invention discloses a method for generating a low-jitter clock, which comprises the following steps: interpolating time delay in each low-speed clock period to finely adjust a high-speed clock; and then performing frequency division operation on the adjusted high-speed clock to obtain a required low-speed clock. The invention also discloses a device for generating the low-jitter clock. By using the method and the device, the jitter of the low-speed clock can be reduced. The implementation method is simple and convenient and the device cost is saved.

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Inventors:
ZHOU, Chang (ZTE Plaza, Keji Road SouthHi-Tech Industrial Park, Nansha, Shenzhen Guangdong 7, 518057, CN)
Application Number:
CN2010/079092
Publication Date:
June 03, 2011
Filing Date:
November 24, 2010
Export Citation:
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Assignee:
ZTE CORPORATION (ZTE Plaza, Keji Road SouthHi-Tech Industrial Park, Nansha, Shenzhen Guangdong 7, 518057, CN)
中兴通讯股份有限公司 (中国广东省深圳市南山区高新技术产业园科技南路中兴通讯大厦, Guangdong 7, 518057, CN)
International Classes:
H03K23/00
Foreign References:
CN101719765A
CN1484380A
CN1885720A
US20080191762A1
Other References:
See also references of EP 2506438A1
None
Attorney, Agent or Firm:
CHINA PAT INTELLECTUAL PROPERTY OFFICE (Suite 717, E-Wing CenterNo. 113 Zhichun Road,Haidian, Beijing 6, 100086, CN)
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Claims:
权利要求书

1、 一种低抖动时钟的产生方法, 其特征在于, 该方法包括: 在每个低速时钟周期内插入时间延时微调高速时钟, 之后对已调整的 高速时钟执行分频操作, 得到所需的低速时钟。

2、 根据权利要求 1所述的低抖动时钟的产生方法, 其特征在于, 所述 微调高速时钟后, 对已调整的高速时钟执行分频操作, 为:

选择进行时间延时操作对应的时间延时 At, 根据实际需要及时间延时 △t, 计算相邻两次在高速时钟内插入时间延时 At的时间间隔 T、 插入时间 延时 At的总个数 N和分频倍数;

在每个低速时钟周期对应的时间段内, 每隔一个时间间隔 T在高速时 钟单个周期内插入一个时间延时 At, 直到插入 N个时间延时 At, 根据计算 所得的分频倍数对经执行时间延时操作的高速时钟进行分频, 得到所需的 低速时钟。

3、 根据权利要求 1或 2所述的低抖动时钟的产生方法, 其特征在于, 所述实际需要为: 待分频的高速时钟的频率、 及所需低速时钟的频率。

4、 根据权利要求 1或 2所述的低抖动时钟的产生方法, 其特征在于, 所述时间延时 At为正值或负值;

相应的, 所述在高速时钟单个周期内插入一个时间延时 At为: 在高速 时钟单个周期内加入或减去一个时间延时 At的绝对值。

5、 根据权利要求 4所述的低抖动时钟的产生方法, 其特征在于, 所述 时间延时 At的绝对值小于一个高速时钟的周期值。

6、 根据权利要求 4所述的低抖动时钟的产生方法, 其特征在于, 所述 在高速时钟单个周期内加入或减去一个时间延时 At的绝对值的依据为: 如果要得到的低速时钟的频率比高速时钟整数分频后得到的时钟频率 小, 则在高速时钟单个周期内加入一个时间延时 At的绝对值; 如果要得到的低速时钟的频率比高速时钟整数分频后得到的时钟频率 大, 则在高速时钟单个周期内减去一个时间延时 At的绝对值。

7、 一种低抖动时钟的产生装置, 其特征在于, 该装置包括时钟调整模 块, 用于在每个低速时钟周期内插入时间延时微调高速时钟, 并对已调整 的高速时钟执行分频操作, 得到所需的低速时钟。

8、 根据权利要求 7所述的低抖动时钟的产生装置, 其特征在于, 所述 时钟调整模块进一步包括: 延时模块、 分频模块和计算模块; 其中,

所述计算模块, 用于根据实际需要及延时模块所选的时间延时 At, 计 算相邻两次在高速时钟内插入时间延时 At的时间间隔 T、 所需插入时间延 时 At的总个数 N, 并将计算结果发送到延时模块;

还用于根据实际需要计算分频倍数, 并将计算结果发送到分频模块; 所述延时模块, 用于实际应用时, 供用户选择进行时间延时操作对应 的时间延时 At, 并将用户的选择结果通知计算模块; 收到计算模块所发的 计算结果后, 在每个低速时钟周期对应的时间段内, 每隔一个时间间隔 T 在高速时钟单个周期内插入一个时间延时 At, 直到插入 N个时间延时 At, 并将经过时间延时操作的高速时钟传输给分频模块;

所述分频模块, 用于根据计算模块计算所得的分频倍数, 对延时模块 所发的经过时间延时操作的高速时钟执行分频操作, 得到所需的低速时钟。

9、 根据权利要求 7或 8所述的低抖动时钟的产生装置, 其特征在于, 所述时间延时 At的绝对值小于一个高速时钟的周期值。

Description:
一种低抖动时钟的产生方法和装置 技术领域

本发明涉及通信领域中低速时钟的恢复技术, 尤其涉及一种低抖动时 钟的产生方法和装置。 背景技术

目前, 在同步数字系列 (SDH ) 光端机的支路时钟恢复过程中, 或端 到端伪线仿真的应用中, 都需要恢复出 E1或 T1的时钟, 通常的做法是: 对高速时钟执行分频操作从而得到低速时钟, 然而, 在实际应用过程中, 高速时钟不可能总为低速时钟的整数倍, 因此需不断微调低速时钟的速率。 由于低速时钟是由高速时钟分频得到的, 因此低速时钟相邻周期间可能相 差至少一个高速时钟的周期, 也就是说, 低速时钟相邻周期间的抖动至少 为一个高速时钟的周期。 但是低速时钟的抖动不是我们所需要的, 即抖动 越小越好。

现有技术中, 减小抖动的方法如下: 1 )提高高速时钟的频率, 高速时 钟频率的提高则相应减小了高速时钟的周期, 因而相应减小了低速时钟的 抖动; 2 )在恢复所得的低速时钟后面增加一个模拟锁 环, 可用来消除抖 动。

上述两种方法虽然达到了减小抖动的目的,但 均存在自身缺陷:方法 1 ) 由于现有器件功能的限制, 高速时钟的频率不可能无限增加, 也就是说, 要大幅提高高速时钟的频率有难度, 而且提高高速时钟的频率会大量增加 功耗, 也增加了器件的成本; 方法 2 )在恢复所得的低速时钟后面增加模拟 锁相环, 同样增加了器件成本。 发明内容

有鉴于此, 本发明的主要目的在于提供一种低抖动时钟的 产生方法和 装置, 可减小低速时钟的抖动, 实现方法简便, 且节约器件成本。

为达到上述目的, 本发明的技术方案是这样实现的:

本发明提供了一种低抖动时钟的产生方法, 该方法包括:

在每个低速时钟周期内插入时间延时来微调高 速时钟, 之后对已调整 的高速时钟执行分频操作, 得到所需的低速时钟。

其中, 所述在每个低速时钟周期内插入时间延时来微 调高速时钟, 之 后对调整过的高速时钟执行分频操作得到所需 的低速时钟的操作, 具体为: 选择进行时间延时操作对应的时间延时 At, 根据实际需要及时间延时 △t, 计算相邻两次在高速时钟内插入时间延时 At的时间间隔 T、 插入时间 延时 At的总个数 N和分频倍数;

在每个低速时钟周期对应的时间段内每隔一个 时间间隔 T在高速时钟 单个周期内插入一个时间延时 At, 直到插入 N个时间延时 At, 根据计算所 得的分频倍数对经执行时间延时操作的高速时 钟进行分频, 得到所需的低 速时钟。

其中, 所述实际需要为: 待分频的高速时钟的频率及所需低速时钟的 频率。

其中, 所述时间延时 At为正值或负值;

相应的, 所述在高速时钟单个周期内插入一个时间延时 At为: 在高速 时钟单个周期内加入或减去一个时间延时 At的绝对值。

其中, 所述时间延时 At的绝对值小于一个高速时钟的周期值。

上述方案中, 所述在高速时钟单个周期内加入或减去一个时 间延时 At 的绝对值的依据为:

如果要得到的低速时钟的频率比高速时钟整数 分频后得到的时钟频率 小, 则在高速时钟单个周期内加入一个时间延时 At的绝对值; 如果要得到 的低速时钟的频率比高速时钟整数分频后得到 的时钟频率大, 则在高速时 钟单个周期内减去一个时间延时 At的绝对值。

本发明还提供了一种低抖动时钟的产生装置, 该装置包括时钟调整模 块, 用于在每个低速时钟周期内插入时间延时来微 调高速时钟, 并对已调 整的高速时钟执行分频操作, 得到所需的低速时钟。

其中, 所述时钟调整模块进一步包括: 延时模块、 分频模块和计算模 块;

所述计算模块, 用于根据实际需要及延时模块所选的时间延时 At, 计 算相邻两次在高速时钟内插入时间延时 At的时间间隔 T、 所需插入时间延 时 At的总个数 N, 并将计算结果发送到延时模块;

还用于根据实际需要计算分频倍数, 并将计算结果发送到分频模块; 所述延时模块, 用于实际应用时, 供用户选择进行时间延时操作对应 的时间延时 At, 并将用户的选择结果通知计算模块; 收到计算模块所发的 计算结果后, 在每个低速时钟周期对应的时间段内每隔一个 时间间隔 T在 高速时钟单个周期内插入一个时间延时 At, 直到插入 N个时间延时 At, 并 将经过时间延时操作的高速时钟传输给分频模 块;

所述分频模块, 用于根据计算模块计算所得的分频倍数, 对延时模块 所发的经过时间延时操作的高速时钟执行分频 操作, 得到所需的低速时钟。

其中, 所述时间延时 At的绝对值小于一个高速时钟的周期值。

本发明提供的低抖动时钟的产生方法和装置, 选择进行时间延时操作 对应的时间延时 At, 根据实际需要及时间延时 At的大小, 计算相邻两次在 高速时钟内插入时间延时 At的时间间隔 T,以及所需插入时间延时 At的总 个数 N; 在每个低速时钟周期对应的时间段内每隔一个 时间间隔 T在高速 时钟单个周期内插入一个时间延时 At , 直到插入 N个 At; 对经执行时间延 时操作的高速时钟进行分频, 得到所需的低速时钟。 本发明对高速时钟执 低速时钟周期间抖动的 1/N, 而且, 所选择 At的绝对值越小, 相应的 N值 越大, 产生的抖动就越小; 此外, 本发明只需在现有器件的基础上增加延 时模块和对应的计算模块, 实现方法简便, 且与增加模拟锁相环相比可节 约器件成本。 附图说明

图 1为本发明低抖动时钟的产生方法实现流程示 图;

图 2为本发明低抖动时钟的产生装置结构示意图

图 3为本发明实施例一高速时钟延时调整的波形 。 具体实施方式

本发明的基本思想是: 在每个低速时钟周期内插入时间延时来微调高 速时钟, 之后对调整过的高速时钟执行分频操作得到所 需的低速时钟; 具体为: 选择进行时间延时操作对应的时间延时 At, 根据实际需要及 时间延时 At, 计算相邻两次在高速时钟内插入时间延时 At的时间间隔 T、 插入时间延时 At的总个数 N和分频倍数;在每个低速时钟周期对应的时 段内每隔一个时间间隔 T, 在高速时钟单个周期内插入一个时间延时 At, 直到插入 N个时间延时 At; 根据计算所得的分频倍数对经执行时间延时操 作的高速时钟进行分频, 得到所需的低速时钟。

本发明中, 所述实际需要为: 待分频的高速时钟的频率及所需低速时 钟的频率; 所述插入的时间延时 At可为正值也可为负值; 相应的, 所述在 高速时钟单个周期内插入一个时间延时 At, 即为在高速时钟单个周期内加 入或减去一个时间延时 At的绝对值; 所述 N个时间延时 At的总和大于或 等于高速时钟的周期; 所述时间延时 At有多种可选值, 若高速时钟的周期 为 t, At的绝对值可为 t/4、 t/2或 3t/4等, 用户可任意选择。

下面结合附图及具体实施例对本发明作进一步 详细说明。

图 1为本发明低抖动时钟的产生方法实现流程示 图, 如图 1所示, 该流程实现步骤如下:

步骤 101: 选择进行时间延时操作对应的时间延时 At;

这里, 所述时间延时 At的绝对值可选择 t/4、 t/2或 3t/4等, 用户可任 意选择时间延时 At的绝对值大小。

其中, 所述 At绝对值的可选值要小于一个高速时钟的周期 t, 其目 的在于要使得低速时钟两个相邻周期间的抖动 小于一个高速时钟的周期, 期。 这样看来, 本发明可在现有技术的基础上减小低速时钟的 抖动。

步骤 102: 根据实际需要及时间延时 At计算相邻两次在高速时钟内插 入时间延时 At的时间间隔 T、 插入时间延时 At的总个数 N和分频倍数; 具体为: 根据高速时钟的频率、 分频后想要得到的低速时钟的频率以 及时间延时 At,计算相邻两次在高速时钟内插入时间延时 At的时间间隔 T, 并计算所需插入时间延时 At的总个数 N和对高速时钟进行分频的倍数。

这里, 所述计算的具体方法为: 依据高速时钟的周期 t 以及步骤 101 中所选择的时间延时 At, 计算所需插入的时间延时 At的总个数 N为 t/At; 所述 T与现有处理方法中在高速时钟单个周期内插 一个高速时钟脉冲的 时间间隔直接相关, 计算方法为: 如果现有处理方法中每隔 ΔΤ在高速时钟 单个周期内插入一个高速时钟脉冲, 那么本发明所述 T则为 ΔΤ/Ν; 所述分 频倍数的计算方法为: 高速时钟频率与低速时钟频率比值的整数部分 。

步骤 103 : 在每个低速时钟周期对应的时间段内每隔一个 时间间隔 T 在高速时钟单个周期内插入一个时间延时 At, 直到插入 N个时间延时 At; 具体为: 在每个低速时钟周期对应的时间段内每隔一个 计算所得的时 间间隔 T在高速时钟单个周期内加入或减去一个时间 时 At的绝对值, 如 果已加入或减去 N-1个 At的绝对值, 再加入或减去第 N个时间延时 At的 绝对值时, 同时加入或减去一个高速时钟脉冲。

本发明中, 所述在高速时钟单个周期内加入或减去一个时 间延时 At的 绝对值的依据为: 如果要得到的低速时钟的频率比高速时钟整数 分频后得 到的时钟频率小,则在高速时钟单个周期内加 入一个时间延时 At的绝对值; 如果要得到的低速时钟的频率比高速时钟整数 分频后得到的时钟频率大, 则在高速时钟单个周期内减去一个时间延时 At的绝对值。

这里, 所述加入或减去第 N个时间延时 At的绝对值时, 同时加入或减 去一个高速时钟脉冲的目的为: 由于时钟相位的存在, 使得在单个低速时 钟周期内待延时调节的高速时钟脉冲的波形不 能无限延长, 又由于在单个 低速时钟周期内插入的时间延时 At的个数 N是一定的 , 并且 N个 At为单 个低速时钟周期, 因此加入或减去第 N个时间延时 At的绝对值时, 波形将 返回到初始位置, 即零延时的位置, 也就相当于又减去或又加入了 N-1 个 时间延时 At的绝对值,在此基础上再加入或减去一个高 时钟脉冲,这样, 相当于总共加入或减去一个时间延时 At的绝对值, 使得两个相邻的氏速时 钟周期间的抖动从 ΝΔΐ降为 At。

其中, 所述在高速时钟单个周期内插入时间延时 At的初始位置为随机 的, 即: 插入第一个时间延时 At 的位置为随机的, 后续插入时间延时 At 的位置与该位置相隔 nT, η为 1、 2—Ν。

步骤 104:根据计算所得的分频倍数对经执行时间延 操作的高速时钟 进行分频得到所需的低速时钟。

这里, 所述分频的具体实现方法为现有技术, 不再详述。

图 2为本发明低抖动时钟的产生装置结构示意图 如图 2所示, 该装 置包括时钟调整模块, 用于在每个低速时钟周期内插入时间延时来微 调高 速时钟, 并对调整过的高速时钟执行分频操作得到所需 的低速时钟。

所述时钟调整模块包括: 延时模块、 分频模块和计算模块; 其中, 所述计算模块, 用于根据实际需要及延时模块所发的时间延时 At, 计 算相邻两次在高速时钟内插入时间延时 At的时间间隔 T、 所需插入时间延 时 At的总个数 Ν, 并将计算结果发送到延时模块; 还用于根据实际需要计 算分频倍数, 并将计算结果发送到分频模块;

所述延时模块, 用于实际应用时, 供用户选择进行时间延时操作对应 的时间延时 At, 并将用户的选择结果通知计算模块; 收到计算模块所发的 计算结果后, 在每个低速时钟周期对应的时间段内每隔一个 时间间隔 T在 高速时钟单个周期内插入一个时间延时 At, 直到插入 N个时间延时 At, 并 将经过时间延时操作的高速时钟传输给分频模 块;

所述分频模块, 用于根据计算模块计算所得的分频倍数, 对延时模块 所发的经过时间延时操作的高速时钟执行分频 操作, 得到所需的低速时钟。

下面结合两个实施例对本发明作进一步详细说 明。 实施例一

本实施例中,设高速时钟的频率为 100MHz,输出的低速时钟的频率为 2.00001MHz, t为高速时钟的周期, 时间延时 At的绝对值选为 t/4。

可以看出, 如果低速时钟的频率为 2MHz时, 从高速时钟 100MHz到 低速时钟 2MHz, 正好为 50分频。 而本实施例中, 在低速时钟 2MHz的基 础上又增加了 10Hz , 因此需要对高速时钟进行延时处理, 又因为 2.00001MHz比 100MHz的高速时钟经 50分频后得到的低速时钟 2MHz大 10Hz, 因此本实施例在高速时钟周期内减去时间延时 t/4, 具体实现步骤如 下:

根据高速时钟的频率 100MHz以及低速时钟的频率 2.00001MHz,计算 相邻两次在高速时钟内减去时间延时 t/4的时间间隔 T为 1000个 2M时钟 脉冲对应的总时间, 所需减去时间延时 t/4的总个数 N为 4; 在每个低速时 钟周期对应的时间段内每隔 1000个 2M时钟脉冲对应的时间间隔, 在高速 时钟单个周期内减去一个时间延时 t/4, 直至减去四个 t/4; 对上述经执行时 间延时操作, 即对减去了四个 t/4 的高速时钟进行 50 分频, 得到所需的 2.00001MHz的低速时钟。 实施例二

本实施例中,设高速时钟的频率为 100MHz,输出的低速时钟的频率为 1.99999MHz, t为高速时钟的周期, 时间延时 At的绝对值选为 t/4。

可以看出, 如果低速时钟的频率为 2MHz时, 从高速时钟 100MHz到 低速时钟 2MHz, 正好为 50分频。 而本实施例中, 在低速时钟 2MHz的基 础上又减小了 10Hz , 因此需要对高速时钟进行延时处理, 又因为 1.99999MHz比 100MHz的高速时钟经 50分频后得到的低速时钟 2MHz小 10Hz, 因此本实施例在高速时钟周期内加入时间延时 t/4, 具体实现步骤如 下:

根据高速时钟的频率 100MHz以及低速时钟的频率 1.99999MHz,计算 相邻两次在高速时钟内加入时间延时 t/4的时间间隔 T为 1000个 2M时钟 脉冲对应的总时间 , 所需加入时间延时 t/4的总个数 N为四; 在每个低速时 钟周期对应的时间段内每隔 1000个 2M时钟脉冲对应的时间间隔, 在高速 时钟单个周期内加入一个时间延时 t/4, 直至加入四个 t/4; 对经执行时间延 时操作的高速时钟进行 50分频, 得到所需的 1.99999MHz的低速时钟。

图 3为本实施例高速时钟延时调整的波形图,如 3所示,由于插入 At 的初始位置为随机的, 所以, 如果高速时钟的初始波形为 A, 加入 t/4, 即 延时 t/4后 , 转到 B波形; 如果高速时钟的初始波形为 B , 加入 t/4后 , 转 到 C波形; 如果高速时钟的初始波形为 C, 加入 t/4后, 转到 D波形; 如果 高速时钟的初始波形为 D, 加入 t/4后, 转到 A波形。 这里, 如果以 A波 形为进行延时的最初位置, 加入三个 t/4后, 再加入最后一个 t/4得到 E波 形, 波形转到 A波形对应的初始位置, 也就相当于又减去了三个 t/4, 那么 计算下来总共加入了 t/4。

上述两个实施例中, 如果时间延时 At 的绝对值设为 t/2, 则需要每隔 2000个 2M时钟脉冲对应的时间间隔 , 在高速时钟单个周期内加入或减去 t/2, 直至加入或减去 2个 t/2。

现有技术对上述两个实施例中情况的处理方法 为: 每输出 4000 个 2MHz时钟脉冲时,在高速时钟单个周期内减去 加入一个 100MHz的时钟 脉冲, 即减去或加入 t。

现有所述需输出 4000个 2MHz时钟脉冲时, 减去或加入一个 100MHz 的时钟脉冲的计算方法为: 由于在低速时钟 2MHz的基础上变化了 10Hz, 相应的, 高速时钟应改变 2000000/10 = 200000个低速时钟, 依据高速时钟 100MHz与低速时钟 2MHz之间为 50倍频的关系, 因此需每隔 200000/50 = 4000 个 2MHz 时钟脉冲时, 在高速时钟单个周期内减去或加入一个 100MHz的时钟脉冲。

本发明中,在输出 4000个 2MHz时钟脉冲对应的时间段内分 N次插入 一个高速时钟的周期 t, 每次插入的时间间隔为 t/N, 例如: 如果 At的绝对 值设为 t/4, 那么需要每输出 1000个 2MHz时钟脉冲时, 减去或加入 t/4; 如果 At的绝对值设为 t/2, 那么需要每输出 2000个 2MHz时钟脉冲时, 减 去或加入 t/2, 最终总共加入或减去 t/4或 t/2。 可见, 本发明中低速时钟周 可见, N值越大, 产生的抖动越小。

以上所述, 仅为本发明的较佳实施例而已, 并非用于限定本发明的保 护范围, 凡在本发明的精神和原则之内所作的任何修改 、 等同替换和改进 等, 均应包含在本发明的保护范围之内。