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Title:
METHOD FOR DRIVING PLASMA DISPLAY PANEL AND PLASMA DISPLAY DEVICE
Document Type and Number:
WIPO Patent Application WO/2008/126155
Kind Code:
A1
Abstract:
To prevent improper discharge while suppressing light emission in a reset period. A plasma display device includes a plasma display panel and a drive section that drives the plasma display panel. The plasma display panel includes a front substrate having three electrodes, i.e., a sustain electrode, a scan electrode, and an address electrode. One field for display of one screen is composed of a plurality of sub-fields. At least one of the sub-fields has a reset period. Furthermore, the reset period includes an accumulation period during which a waveform voltage increasing with time is applied to the scan electrode. For example, in the accumulation period, the drive section applies a first voltage to the sustain electrode, a waveform voltage higher than the first voltage to the scan electrode, and a voltage lower than the first voltage to the address electrode, respectively.

Inventors:
SASAKI TAKASHI (JP)
TAKAGI AKIHIRO (JP)
Application Number:
PCT/JP2007/000408
Publication Date:
October 23, 2008
Filing Date:
April 13, 2007
Export Citation:
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Assignee:
HITACHI LTD (JP)
SASAKI TAKASHI (JP)
TAKAGI AKIHIRO (JP)
International Classes:
G09G3/28; G09G3/288; G09G3/291; G09G3/292; G09G3/298
Foreign References:
JP2005116508A2005-04-28
JP2005148360A2005-06-09
JP2005258279A2005-09-22
JP2007093718A2007-04-12
Attorney, Agent or Firm:
FURUYA, Fumio et al. (19-5 Nishishinjuku 1-Chom, Shinjuku-ku Tokyo 23, JP)
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Claims:
 サステイン放電を発生させる維持電極および走査電極、前記走査電極との間にアドレス放電を発生させるアドレス電極と、前記維持、走査およびアドレス電極を有する第1基板および放電空間を介して前記第1基板に対向する第2基板を備えたプラズマディスプレイパネルの駆動方法であって、
 1画面を表示するための1フィールドを複数のサブフィールドで構成し、
 前記複数のサブフィールドのうちの少なくとも1つのサブフィールドは、リセット期間を有し、
 前記リセット期間は、時間の経過に伴って電圧値が増大する波形電圧を前記走査電極に印加する蓄積期間を有し、
 前記蓄積期間に、前記維持電極に第1電圧を、前記走査電極に前記第1電圧より高い前記波形電圧を、前記アドレス電極に前記第1電圧より低い電圧をそれぞれ印加することを特徴とするプラズマディスプレイパネルの駆動方法。
 請求項1記載のプラズマディスプレイパネルの駆動方法において、
 前記リセット期間に、前記蓄積期間に次いで、時間の経過に伴って電圧値が減少する波形電圧を前記走査電極に印加することを特徴とするプラズマディスプレイパネルの駆動方法。
 プラズマディスプレイパネルと、前記プラズマディスプレイパネルを駆動する駆動部とを備え、
 前記プラズマディスプレイパネルは、
 サステイン放電を発生させる維持電極および走査電極と、
 前記走査電極との間にアドレス放電を発生させるアドレス電極と、
 前記維持、走査およびアドレス電極を有する第1基板と、
 放電空間を介して前記第1基板に対向する第2基板とを備え、
 1画面を表示するための1フィールドは、複数のサブフィールドで構成され、
 前記複数のサブフィールドのうちの少なくとも1つのサブフィールドは、リセット期間を有し、
 前記リセット期間は、時間の経過に伴って電圧値が増大する波形電圧を前記走査電極に印加する蓄積期間を有し、
 前記駆動部は、
 前記蓄積期間に、前記維持電極に第1電圧を、前記走査電極に前記第1電圧より高い前記波形電圧を、前記アドレス電極に前記第1電圧より低い電圧をそれぞれ印加することを特徴とするプラズマディスプレイ装置。
 請求項3記載のプラズマディスプレイ装置において、
 前記駆動部は、前記リセット期間に、前記蓄積期間に次いで、時間の経過に伴って電圧値が減少する波形電圧を前記走査電極に印加することを特徴とするプラズマディスプレイ装置。
Description:
プラズマディスプレイパネルの 動方法およびプラズマディスプレイ装置

 本発明は、プラズマディスプレイパネル よびプラズマディスプレイ装置に関する。

 プラズマディスプレイパネル(PDP)は、2枚 ガラス基板を互いに貼り合わせて構成され おり、ガラス基板の間に形成される空間に 電光を発生させることで画像を表示する。 像における画素に対応するセルは、自発光 であり、放電により発生する紫外線を受け 赤、緑、青の可視光を発生する蛍光体が塗 されている。

 3電極構造のPDPは、サステイン期間に、維 持電極および走査電極間でサステイン放電を 発生させることで、画像を表示する。サステ イン放電を発生させるセル(点灯させるセル) 、例えば、アドレス期間において、走査電 およびアドレス電極間で選択的にアドレス 電を発生させることにより、選択される。 た、アドレス期間の前には、アドレス放電 発生させるための壁電荷を蓄積するリセッ 期間が存在する。

 一般的なPDPでは、維持電極および走査電極 前面ガラス基板に配置され、アドレス電極 背面ガラス基板に配置されている。また、 年、維持電極および走査電極とアドレス電 の3電極を前面ガラス基板に配置したPDPが提 案されている(例えば、特許文献1参照)。

特開2005-116508号公報

 前面ガラス基板上に3電極を有するPDPでは 、アドレス電極と走査電極間の距離と、維持 電極と走査電極間の距離との差が小さいため 、アドレス電極と走査電極間の放電が発生し 始める電圧(放電開始電圧)と、維持電極と走 電極間の放電開始電圧とが近い値になる。 のため、前面ガラス基板上に3電極を有する PDPでは、アドレス電極と走査電極間でアドレ ス放電を発生させるときに、選択されていな い維持電極と走査電極間で誤放電が発生する おそれがある。

 本発明の目的は、前面ガラス基板上に3電 極を有するPDPにおいて、誤放電を防止するこ とである。特に、本発明の目的は、リセット 期間での発光を抑制しつつ、誤放電を防止す ることである。

 プラズマディスプレイ装置は、プラズマ ィスプレイパネルと、プラズマディスプレ パネルを駆動する駆動部とを有している。 して、プラズマディスプレイパネルは、前 基板部に維持、走査およびアドレスの3電極 を有している。1画面を表示するための1フィ ルドは、複数のサブフィールドで構成され 複数のサブフィールドのうちの少なくとも1 つのサブフィールドは、リセット期間を有し ている。

 さらに、リセット期間は、時間の経過に って電圧値が増大する波形電圧を走査電極 印加する蓄積期間を有している。例えば、 動部は、蓄積期間に、維持電極に第1電圧を 、走査電極に第1電圧より高い波形電圧を、 ドレス電極に第1電圧より低い電圧をそれぞ 印加する。

 本発明では、前面ガラス基板上に3電極を 有するPDPにおいて、誤放電を防止できる。特 に、本発明では、リセット期間での発光を抑 制しつつ、誤放電を防止できる。

本発明の第1の実施形態を示す分解斜視 図である。 図1に示したPDPの要部の詳細を示す分解 斜視図である。 図1に示したPDPの要部の説明図である。 図1に示したPDPの要部の断面図である。 1画面の画像を表示するためのフィール ドの構成例を示す説明図である。 図5に示したサブフィールドの放電動作 の例を示す波形図である。 図1に示した回路部の概要を示すブロッ ク図である。 図1に示した背面基板部の概要を示す説 明図である。 本発明の第2の実施形態におけるPDPの要 部の説明図である。 本発明の第2の実施形態におけるPDPの 部の断面図である。 本発明の第3の実施形態におけるPDPの 部の説明図である。 本発明の第3の実施形態におけるPDPの 部の断面図である。 本発明の第4の実施形態におけるPDPの 部の詳細を示す分解斜視図である。 図13に示したPDPの要部の説明図である 図13に示したPDPの要部の断面図である 図13に示した背面基板部の概要を示す 明図である。 図6に示した放電動作の変形例を示す 形図である。 図6に示した放電動作の別の変形例を す波形図である。 本発明の変形例におけるPDPの要部の説 明図である。 本発明の変形例におけるPDPの要部の断 面図である。 本発明の別の変形例におけるPDPの要部 の説明図である。 本発明の第2の実施形態の変形例にお るPDPの要部の説明図である。 本発明の第2の実施形態の変形例にお るPDPの要部の断面図である。

 以下、本発明の実施形態を図面を用いて 明する。

 図1は、本発明の一実施形態を示している 。プラズマディスプレイ装置(以下、PDP装置 も称する)は、四角板形状を有するプラズマ ィスプレイパネル10(以下、PDPとも称する)、 PDP10の画像表示面16側(光の出力側)に設けられ る光学フィルタ20、PDP10の画像表示面16側に配 置された前筐体30、PDP10の背面18側に配置され た後筐体40およびベースシャーシ50、ベース ャーシ50の後筐体40側に取り付けられ、PDP10 駆動するための回路部60、およびPDP10をベー シャーシ50に貼り付けるための両面接着シ ト70を有している。回路部60は、複数の部品 構成されるため、図では、破線の箱で示し いる。

 PDP10は、画像表示面16を構成する前面基板 部12(第1基板)と、前面基板部12に対向する背 基板部14(第2基板)とにより構成されている。 前面基板部12と背面基板部14の間に図示しな 放電空間(セル)が形成されている。前面基板 部12および背面基板部14は、例えば、ガラス 板により形成されている。光学フィルタ20は 、前筐体30の開口部32に取り付けられる保護 ラス(図示せず)に貼付される。なお、光学フ ィルタ20に電磁波遮蔽機能を持たせることも る。また、光学フィルタ20は、保護ガラス はなく、PDP10の画像表示面16側に直接貼付さ ることもある。

 図2、図3および図4は、図1に示したPDP10の 部を示している。なお、図2は、PDP10の要部 分解斜視図である。また、図3は、画像表示 面側(図2の上側)から見た電極Xb、Xt、Yb、Yt、A Eおよび隔壁BRの状態を示し、図4は、図3のA-A 線に沿う断面を示している。図中の矢印D1 、第1方向D1を示し、矢印D2は、第1方向D1に画 像表示面に平行な面内で直交する第2方向D2を 示している。

 図2に示すように、前面基板部12は、繰り して放電を発生させるために、ガラス基材F S上(図では下側)に第1方向D1に沿って平行に形 成され、第2方向D2に沿って交互に形成された Xバス電極XbおよびYバス電極Ybを有している。 Xバス電極Xbには、Xバス電極XbからYバス電極Yb に向けて第2方向D2に延在するX透明電極Xtが接 続されている。また、Yバス電極Ybには、Yバ 電極YbからXバス電極Xbに向けて第2方向D2に延 在するY透明電極Ytが接続されている。すなわ ち、透明電極Xtおよび透明電極Ytは、第2方向D 2に沿って対向している。

 ここで、Xバス電極XbおよびYバス電極Ybは 金属材料等で形成された不透明な電極であ 、X透明電極XtおよびY透明電極Ytは、ITO膜等 形成された光を透過する透明電極である。 して、X電極XE(維持電極)は、Xバス電極Xbお びX透明電極Xtにより構成され、Y電極YE(走査 極)は、Yバス電極YbおよびY透明電極Ytにより 構成される。なお、透明電極はXtおよびYtは それぞれが当接するバス電極XbおよびYbとガ ス基材FSとの間全面に配置されることもあ 。

 電極Xb、Xt、Yb、Ytは、誘電体層DL1に覆われ いる。例えば、誘電体層DL1は、CVD法により 成された二酸化シリコン膜(SiO 2 膜、シリコン酸化膜)である。そして、誘電 層DL1上(図では下側)には、バス電極Xb、Ybの 交方向(第2方向D2)に延在する複数のアドレス 電極AEが設けられている。アドレス電極AEは 誘電体層DL2に覆われており、誘電体層DL2の 面は、MgO等の保護層PLに覆われている。

 放電空間DSを介して前面基板部12に対向す る背面基板部14は、ガラス基材RS上に、互い 平行に形成された隔壁(バリアリブ)BRを有し いる。隔壁BRは、バス電極Xb、Ybに直交する 向(第2方向D2)に延伸し、アドレス電極AEに対 向している。換言すれば、アドレス電極AEは 隔壁BRに対向する位置に配置されている。 壁BRにより、セルの側壁が構成される。さら に、隔壁BRの側面と、互いに隣接する隔壁BR 間のガラス基材RS上とには、紫外線により励 起されて赤(R)、緑(G)、青(B)の可視光を発生す る蛍光体PHr、PHg、PHbが、それぞれ塗布されて いる。

 PDP10の1つの画素は、赤、緑および青の光 発生する3つのセルにより構成される。ここ で、1つのセル(一色の画素)は、バス電極Xb、Y bと隔壁BRとで規定される放電空間DSに形成さ る。このように、PDP10は、画像を表示する めにセルをマトリックス状に配置し、かつ いに異なる色の光を発生する複数種のセル 交互に配列して構成されている。特に図示 ていないが、バス電極Xb、Ybに沿って形成さ たセルにより、表示ラインが構成される。

 PDP10は、前面基板部12および背面基板部14 、保護層PLと隔壁BRが互いに接するように貼 り合わせ、Ne、Xe等の放電ガスを放電空間DSに 封入することで構成される。

 図3に示すように、画像表示面側から見た 場合、アドレス電極AEは、隔壁BRに重なる位 に設けられている。上述したように、セルC1 は、バス電極Xb、Ybと隔壁BRとで囲われる領域 (図3の太い破線で囲んだ領域)に形成される。 なお、各セルC1の放電空間DSは、図4に示すよ に、前面基板部12と背面基板部14の間(より 細には、背面基板部14の凹部)に形成される

 図3の例では、透明電極Ytは、画像表示面 から見た場合、自身の左側に位置するアド ス電極AEに対向している。このため、アド ス電極AEと透明電極Yt間に電圧を印加するこ により、着目するセルC1の放電空間DSでアド レス放電を発生させることができる。このと き、隔壁BRも誘電体層の一部として作用し、 ドレス電極AEと透明電極Yt間の電界が放電空 間DSに生ずる。

 また、表示ラインDSLに沿って配置される 明電極Xt、Ytは、第1方向D1に沿って交互に配 置されている。したがって、アドレス電極AE 挟んで第1方向D1に隣接する一対のセルC1に いて、アドレス電極AEの第1方向D1側の一方( の右側)に、一方のセルC1の透明電極Yt(走査 極)が隣接し、アドレス電極AEの第1方向D1側 他方(図の左側)に、他方のセルC1の透明電極X t(維持電極)が隣接する。換言すれば、アドレ ス電極AEを挟んで第1方向D1に隣接する一対の ルC1において、アドレス電極AEは、一方の透 明電極Ytのみに対向する。したがって、着目 るセルC1のアドレス電極AEと透明電極Yt間で ドレス放電を発生させるとき(アドレス期間 )に、アドレス電極AEと隣接するセルC1の透明 極Yt間で誤放電が発生することを防止でき 。

 図5は、1画面の画像を表示するためのフ ールドFLDの構成例を示している。1つのフィ ルドFLDの長さは、1/60秒(約16.7ms)であり、例 ば、8個のサブフィールドSF(SF1-SF8)で構成さ る。各サブフィールドSFは、リセット期間RS T、アドレス期間ADR、サステイン期間SUSおよ 消去期間ERSにより構成される。なお、消去 間ERSは、点灯したセルのみの壁電荷を減少 せるための放電を発生させる期間のため、 ステイン期間SUSに含めて定義される場合も る。ここで、壁電荷とは、例えば、各セル おいて、図2に示したMgO等の保護層PLの表面 蓄積されるプラス電荷およびマイナス電荷 ある。

 サステイン期間SUSの長さは、サブフィー ドSFにより異なり、セルの放電回数(輝度)に 依存する。このため、点灯させるサブフィー ルドSFの組み合わせを変えることにより、画 を多階調で表示することが可能になる。こ 例では、サブフィールドSF1-8に予め設定さ ているサステイン放電の回数は、それぞれ4 8、16、32、64、128、256、512である。後述する 図6に示すように1つの放電サイクルCYC中に、 ルは2回放電する(図の星印)。

 図6は、図5に示したサブフィールドSFの放 電動作の例を示している。図中の星印は、放 電の発生を示している。また、図中のアドレ ス期間ADRに破線で示した波形は、壁電荷によ り重畳された電圧を示している。なお、アド レス期間ADR以外の期間は、壁電荷により重畳 された電圧を図示していない。

 リセット期間RSTは、蓄積期間ACMおよび調 期間ADJにより構成される。蓄積期間ACMは、 灯したセルと点灯しなかったセルとに残留 ている壁電荷の影響を小さくするために壁 荷を過剰に蓄積する期間である。すなわち 蓄積期間ACMは、全てのセルに、アドレス放 に必要な壁電荷の量より多い量の壁電荷を 積する期間である。調整期間ADJは、全ての ルの放電開始電圧(放電が発生し始める電圧 )を合わせるために、蓄積期間ACMに蓄積され 壁電荷の量を調整する期間である。

 まず、リセット期間RSTの蓄積期間ACMでは 正の書き込み電圧Vrx(第1電圧)が、維持電極X Eに印加され、電圧Vrxより高い電圧Vry1から電 Vry2まで緩やかに上昇する書き込み電圧(書 込み鈍波)が、走査電極YEに印加される。こ とき、アドレス電極AEには、電圧Vrxより低い 電圧、例えば、接地線GNDの電圧(0V)が印加さ る。

 例えば、従来の制御方法では、主に、維 電極XEと走査電極YE間の放電により、維持電 極XE、アドレス電極AE、走査電極YEに壁電荷を それぞれ蓄積するため、維持電極XEと走査電 YE間の放電量を多くする必要がある。この め、従来の制御方法では、維維持電極XEに負 の書き込み電圧を印加して、維持電極XEと走 電極YE間の電圧差を大きくしている。

 これに対し、本発明では、走査電極YEと ドレス電極AE間の放電により、アドレス電極 AEに正の壁電荷を蓄積するため、維持電極XE 走査電極YE間の放電量を少なくできる。この ため、維持電極XEと走査電極YE間の電圧差を さくでき、維持電極XEに印加する電圧を、正 の書き込み電圧Vrxまで高くできる。また、維 持電極XEと走査電極YE間の放電量を少なくで るため、放電による発光を抑制できる。

 なお、走査電極YEとアドレス電極AE間の放 電では、放電に寄与する面積が小さいため、 走査電極YEとアドレス電極AE間の放電量の増 は抑制される。例えば、走査電極YEとアドレ ス電極AE間の放電に寄与する面積は、上述し 図3に示したアドレス電極AEにおける透明電 Ytに対向している方の端部であり、走査電 YEと維持電極XE間の放電に寄与する面積(透明 電極Xtの面積)に比べて小さい。したがって、 走査電極YEとアドレス電極AE間の放電による 光は、抑制される。

 これにより、セルの発光を抑えながら、 持電極XEとアドレス電極AEに正の壁電荷がそ れぞれ蓄積され、走査電極YEに負の壁電荷が 積される。この際、アドレス電極AEに蓄積 れる壁電荷の量は、維持電極XEに蓄積される 壁電荷の量に比べて、維持電極XEとアドレス 極AEに印加される電圧の差(電圧Vrx)に相当す る分だけ多くなる。また、維持電極XEと走査 極YE間の電圧差(電圧Vry2と電圧Vrxとの差)は 電圧Vsより大きいため、蓄積される壁電荷の 量は相対的に多くなる。

 これにより、点灯したセルと点灯しなか たセルとに残留している壁電荷の量に拘わ ず、全てのセルに蓄積される壁電荷の量は アドレス放電に必要な壁電荷の量より多く る。この結果、調整期間ADJにおいて、過剰 蓄積された壁電荷を消去することにより、 てのセルの壁電荷をアドレス放電に必要な 電荷の量に等しくできる。なお、例えば、 電圧Vrx、Vry1、Vry2、Vs/2の電圧値は、それぞ 50V、70V、300V、70Vである。

 次に、調整期間ADJでは、正の調整電圧が 持電極XEに印加され(図の例では、維持電極X Eは、電圧Vrxに維持される)、負の調整電圧(調 整鈍波)が走査電極YEに印加される。また、ア ドレス電極AEは、接地線GNDに接地された状態 維持される。これにより、維持電極XE、走 電極YEおよびアドレス電極AEにそれぞれ蓄積 れた壁電荷の量が減るとともに、全てのセ の壁電荷が等しくなる。なお、例えば、正 調整電圧は、Vs/2より低い電圧であり、負の 調整電圧の最小値は、-Vs/2より高い電圧であ 。

 アドレス期間ADRでは、アドレス放電時に 極となるスキャン電圧Vaxが維持電極XEに印 され、アドレス放電時に陰極となるスキャ パルス(電圧Vay)が走査電極YEに印加され、ア レス放電時に陽極となるアドレスパルス(電 圧Vaa)が、点灯するセルに対応するアドレス 極AEに印加される(図6(a))。この場合、維持電 極XE、走査電極YEおよびアドレス電極AEの電圧 は、上述の印加電圧(電圧Vax、Vay、Vaa)に、リ ット期間RSTに蓄積された壁電荷により発生 る電圧Vcx、Vcy、Vca(図中の破線で示した波形 )がそれぞれ重畳された大きさになる。

 アドレス電極AEに印加される電圧Vaaは、 圧Vaxより低く、かつアドレス電極AEの電圧( 圧Vaaと電圧Vcaとの加算)が、維持電極XEの電 (電圧Vaxと電圧Vcxとの加算)より高くなるよう に設定される。なお、上述したように、アド レス電極AEに蓄積される壁電荷は、維持電極X Eに蓄積される壁電荷に比べて、電圧Vrxだけ きくなる。このため、アドレス電極AEに蓄積 された壁電荷により発生する電圧Vcaは、維持 電極XEに蓄積された壁電荷により発生する電 Vcxに比べて電圧Vrxだけ高くなる。換言すれ 、電圧Vcaは、電圧Vcxと電圧Vrxとを加算した 圧になる。すなわち、電圧Vaaは、電圧Vaxよ 低く、かつ電圧Vaaと電圧Vrxとを加算した電 が、電圧Vaxより高くなるように設定される 例えば、電圧Vrx、Vax、Vay、Vaaの電圧値は、 れぞれ50V、40V、-100V、30Vである。

 上述の電圧設定により、走査電極YEとア レス電極AE間の電圧は、放電を発生させる最 低電圧(放電開始電圧)以上になり、維持電極X Eと走査電極YE間の電圧は、放電開始電圧より 低くなる。これにより、着目する表示ライン において、スキャンパルスとアドレスパルス により選択されたセルのアドレス電極AEと走 電極YE間でアドレス放電を発生させるとき 、選択されていないセルの維持電極XEと走査 電極YE間で誤放電が発生することを防止でき 。すなわち、アドレスパルスにより選択さ ていないセルの維持電極XEおよび走査電極YE に、サステイン放電のための壁電荷が蓄積さ れることを防止できる。

 スキャンパルスとアドレスパルスにより 択されたセルは、走査電極YEとアドレス電 AE間で一時的に放電し、この放電をトリガー にして、維持電極XEと走査電極YE間で一時的 放電する。アドレス電極AEの波形に示される 2回目のアドレスパルスは、他の表示ライン セルを選択するために印加される(図6(b))。

 なお、誤放電を防止するために、リセッ 期間RSTの制御方法を従来の方法から変更せ に、アドレス電極AEに印加される電圧Vaaを くし、走査電極YEに印加される電圧Vayを低く する方法が、本発明の過程で考えられた。し かし、この場合、アドレス電極AEに印加され 電圧Vaaを高くするため、アドレス電極AEを 動する駆動回路(例えば、後述する図7に示す ドライバADRV)の消費電力が増加する。

 これに対し、本発明では、蓄積期間ACMに いて、維持電極XEに蓄積される壁電荷より くの壁電荷をアドレス電極AEに蓄積するため 、アドレス電極AEに印加される電圧Vaaを低く きる。したがって、本発明では、アドレス 極AEを駆動する駆動回路(例えば、後述する 7に示すドライバADRV)の消費電力の増加を抑 しつつ、誤放電を防止できる。

 サステイン期間SUSでは、負および正のサ テインパルスが、維持電極XEおよび走査電 YEにそれぞれ印加される(図6(c、d))。これに り、アドレス期間ADRに選択されたセル(点灯 せるセル)の維持電極XEと走査電極YE間で放 (サステイン放電)が発生し、その点灯したセ ルの放電状態が維持される。互いに極性の異 なるサステインパルスが、維持電極XEおよび 査電極YEに繰り返して印加されることによ 、サステイン期間SUSに点灯したセルの放電 繰り返し行われる。

 図5で説明したように、1放電サイクルCYC に2回の放電が実施される。例えば、サブフ ールドSF4は、32個の放電サイクルCYCで構成 れ、64回の放電が実施される。なお、点灯さ せないセルでは、上述したように、維持電極 XEおよび走査電極YEに、サステイン放電のた の壁電荷が蓄積されていないため、サステ ンパルスが印加されても、放電(誤放電)は、 発生しない。

 消去期間ERSでは、負の消去前パルスと正 高電圧の消去前パルスが、維持電極XEおよ 走査電極YEにそれぞれ印加され、放電が発生 する(図6(e))。これにより、壁電荷が、維持電 極XEおよび走査電極YEに蓄積される。この際 走査電極YEは、電圧Vs/2より高い電圧が印加 れるため、蓄積される壁電荷の量は相対的 多くなる。次に、正の消去パルスと負の消 パルスが、維持電極XEおよび走査電極YEにそ ぞれ印加される(図6(f))。これにより、維持 極XEと走査電極YE間で放電が起こるが、2電 間に印加されている電圧値の差がサステイ 期間SUSの電圧値の差よりも低いため、壁電 の量がサステイン期間SUSに比べて減る。

 なお、後述する図7に示すドライバXDRV、YD RVには、リセット期間RST、アドレス期間ADRお び消去期間ERSに所定の電圧(例えば、正の調 整電圧、負の調整電圧等)を維持電極XEおよび 走査電極Yに印加するための回路の記載を省 している。

 図7は、図1に示した回路部60の概要を示し ている。回路部60は、バス電極Xbに共通のパ スを印加するXドライバXDRV、バス電極Ybに選 的にパルスを印加するYドライバYDRV、アド ス電極AEに選択的にパルスを印加するアドレ スドライバADRV、ドライバXDRV、YDRV、ADRVの動 を制御する制御部CNTおよび電源部PWRを有し いる。

 ドライバXDRV、YDRV、ADRVは、PDP10を駆動す 駆動部として動作する。電源部PWRは、ドラ バYDRV、XDRV、ADRVに供給する電源電圧Vry1、Vry2 、Vay、Vs/2、-Vs/2、Vrx、Vax、Vaaを生成する。

 制御部CNTは、画像データR0-7、G0-7、B0-7に づいて使用するサブフィールドを選択し、 ライバYDRV、XDRV、ADRVに制御信号YCNT、XCNT、AC NTを出力する。そして、画素を構成するセルC 1毎に、使用するサブフィールドを選択する とにより、多階調の画像が表示される。な 、画像データR0-7、G0-7、B0-7は、赤、緑、青 それぞれ表示するための8ビットからなるデ タであり、図示しないチューナ部あるいは 部入力から制御部CNTに順次に入力される。

 図8は、図1に示した背面基板部14の概要を 示している。ガラス基材RSの周辺部には、排 空間ESからガラス基材RSの外面まで貫通する 排気孔EHが設けられている。これにより、組 立てられたPDPの放電空間DSを真空状態に設 でき、放電ガスを放電空間DSに封入できる。 また、放電空間DSおよび排気空間ESは、サン ブラスト法等により、ガラス基材RSを直接彫 り込んで形成される。すなわち、隔壁BRは、 ラス基材RSを直接彫り込むことにより形成 れる。これにより、例えば、隔壁BRを形成す るための焼成工程を必要としないため、PDPの 製造コストを低減できる。多くの場合、この 焼成工程の焼成炉は電気をエネルギーとして おり、この焼成工程を無くすことは電気エネ ルギーの削減にもなる。なお、放電空間DSは ペースト状の隔壁材料を塗布し、乾燥、サ ドブラスト、焼成工程を経て形成されても い。また、隔壁BRを印刷による積層で形成 てもよい。

 以上、第1の実施形態では、リセット期間 における蓄積期間に、電極XE、YE、AEに、電圧 Vrx、電圧Vrxより高い電圧Vry1から電圧Vry2まで 昇する電圧、電圧Vrxより低い電圧(接地線GND の電圧)がそれぞれ印加される。これにより アドレス期間ADRにおいて、スキャンパルス アドレスパルスにより選択されたセルのア レス電極AEと走査電極YE間で放電を発生させ ときに、選択されていないセルの維持電極X Eと走査電極YE間で誤放電が発生することを防 止できる。この結果、サステイン期間SUSにお いて、アドレス期間に選択されていないセル の維持電極XEと走査電極YE間で誤放電が発生 ることを防止できる。また、蓄積期間ACMで 、維持電極XEに蓄積される壁電荷より多くの 壁電荷がアドレス電極AEに蓄積される。これ より、アドレス期間ADRにアドレス電極AEに 加される電圧Vaaを低くできるため、例えば 図7に示したアドレスドライバADRVの消費電力 の増加を抑制できる。すなわち、この実施形 態では、消費電力の増加を抑制しつつ、誤放 電を防止できる。

 図9および図10は、本発明の第2の実施形態 におけるPDP10の要部を示している。この実施 態では、アドレス電極AEに突起部Apが設けら れている点が、第1の実施形態と相違してい 。アドレス電極AEの形状を除く構成は、第1 実施形態(図1-図5、図7、図8)と同じである。 1の実施形態で説明した要素と同一の要素に ついては、同一の符号を付し、これ等につい ては、詳細な説明を省略する。また、この実 施形態におけるサブフィールドSFの放電動作 、電圧値(例えば、図6に示した電圧Vaa、Vay) 除いて第1の実施形態(図6)と同じである。

 なお、図9は、画像表示面側(図10の上側) ら見た電極Xb、Xt、Yb、Yt、AEおよび隔壁BRの 態を示し、図10は、図9のA-A’線に沿う断面 示している。

 突起部Apは、透明電極Ytの先端とバス電極 Xbとの隙間GPに、アドレス電極AEから突出して アドレス電極AEと一体に形成されている。す わち、突起部Apは、図10に示すように、誘電 体層DL2および保護層PLを介して、アドレス電 AEに対応するセルC1の放電空間DS上に配置さ る。放電空間DS上に突起部Apが形成されてい るため、突起部Apと透明電極Yt間で放電を発 させるときの放電開始電圧を低くできる。 なわち、アドレス電極AEと透明電極Yt間に印 する電圧、例えば、上述した図6に示した電 圧Vaaを小さくできる。また、電圧Vaaを小さく することにより、隣接するセルC1での誤放電 発生をさらに低減できる。なお、突起部Ap バス電極Xb(維持電極)に近接するが、前述の 接セルの透明電極Xt(維持電極)と同様にアド レス放電の際に誤放電を起こすことはない。

 以上、第2の実施形態においても、上述し た第1の実施形態と同様の効果を得ることが きる。さらに、この実施形態では、放電空 DS上に形成された突起部Apと透明電極Yt間で 電を発生させるため、アドレス期間に印加 る電圧、例えば、図6に示した電圧Vaaを小さ できる。この結果、アドレス電極AEのドラ バ回路(例えば、図7に示したアドレスドライ バADRV)の消費電力を低減できる。なお、アド ス電極AEに、第1の実施形態と同じ電圧(例え ば、図6に示した電圧Vaa)を印加した場合、放 開始電圧が第1の実施形態に比べて低いため 、アドレス電極AEと走査電極YE間のアドレス 電を確実に発生させることができる。

 図11および図12は、本発明の第3の実施形 におけるPDP10の要部を示している。この実施 形態では、アドレス電極AEが配置される位置 、第1の実施形態と相違している。その他の 構成は、第1の実施形態(図1-図5、図7、図8)と じである。第1の実施形態で説明した要素と 同一の要素については、同一の符号を付し、 これ等については、詳細な説明を省略する。 また、この実施形態におけるサブフィールド SFの放電動作は、電圧値(例えば、図6に示し 電圧Vaa、Vay)を除いて第1の実施形態(図6)と同 じである。

 なお、図11は、画像表示面側(図12の上側) ら見た電極Xb、Xt、Yb、Yt、AEおよび隔壁BRの 態を示し、図12は、図11のA-A’線に沿う断面 を示している。

 アドレス電極AEは、隔壁BRの中心RCから隣 する透明電極Yt側に片寄って配置されてい 。例えば、アドレス電極AEの一部は、隔壁BR1 から透明電極Yt側にはみ出して配置される。 お、アドレス電極AEは、隔壁BR1から透明電 Yt側にはみ出ない範囲で、透明電極Yt側に片 って配置されてもよい。これにより、アド ス電極AEと透明電極Yt間の距離を短くできる ため、アドレス電極AEと透明電極Yt間で放電 発生させるときの放電開始電圧を低くでき 。すなわち、アドレス電極AEと透明電極Yt間 印加する電圧、例えば、上述した図6に示し た電圧Vaaを小さくできる。

 以上、第3の実施形態においても、上述し た第1の実施形態と同様の効果を得ることが きる。さらに、この実施形態では、放電開 電圧を低くできるため、上述した第2の実施 態と同様の効果を得ることができる。

 図13は、本発明の第4の実施形態におけるP DP10を示している。この実施形態では、ガラ 基材RS上に隔壁BR2が設けられている点が、第 1の実施形態と相違している。その他の構成 、第1の実施形態(図1-図5、図7)と同じである 第1の実施形態で説明した要素と同一の要素 については、同一の符号を付し、これ等につ いては、詳細な説明を省略する。また、この 実施形態におけるサブフィールドSFの放電動 は、第1の実施形態(図6)と同じである。

 隔壁BR2は、ガラス基材RS上に第1方向D1に 成され、バス電極Xb、Ybに対向している。隔 BR、BR2により、セルの側壁が構成される。 なわち、セルの放電空間DSは、隔壁BR、BR2に り互いに隔離されている。これにより、第2 方向D2で隣接するセルの誤放電を防止できる

 図14および図15は、図13に示したPDP10の要 を示している。図14は、画像表示面側(図15の 上側)から見た電極Xb、Xt、Yb、Yt、AEおよび隔 BR、BR2の状態を示し、図15は、図14のA-A’線 沿う断面を示している。

 図14に示すように、画像表示面側から見 場合、バス電極Xb、Ybは、隔壁BR2に重なる位 に設けられている。セルC1は、隔壁BR、BR2で 囲われる領域(図14の太い破線で囲んだ領域) 形成される。隔壁BR2上にバス電極Xb、Ybが配 されているため、第2方向D2に隣接するバス 極Xb、Yb間の誤放電を防止できる。すなわち 、第2方向D2に隣接するセルの誤放電を防止で きる。このため、バス電極Xb、Yb間の距離を くでき、各セルC1の面積を大きくできる。

 図16は、図13に示した背面基板部14の概要 示している。上述した図8で説明した要素と 同一の要素については、同一の符号を付し、 これ等については、詳細な説明を省略する。

 隔壁BR、BR2は、サンドブラスト法等によ 、ガラス基材RSを直接彫り込むことにより形 成される。すなわち、隔壁BBR2は、隔壁BRと一 体に形成されている。

 以上、第4の実施形態においても、上述し た第1の実施形態と同様の効果を得ることが きる。さらに、この実施形態では、セルC1が 隔壁BR、BR2により互いに隔離されているため 隣接する4方向のセルの誤放電を防止できる 。

 なお、上述した実施形態では、1つの画素 が、3つのセル(赤(R)、緑(G)、青(B))により構成 される例について述べた。本発明はかかる実 施形態に限定されるものではない。例えば、 1つの画素を4つ以上のセルにより構成しても い。あるいは、1つの画素が、赤(R)、緑(G)、 青(B)以外の色を発生するセルにより構成され てもよく、1つの画素が、赤(R)、緑(G)、青(B) 外の色を発生するセルを含んでもよい。

 上述した実施形態では、リセット期間RST 、蓄積期間ACMおよび調整期間ADJで構成され 例について述べた。本発明はかかる実施形 に限定されるものではない。例えば、図17 示すように、リセット期間RSTは、事前期間PR E、蓄積期間ACMおよび調整期間ADJで構成され もよい。事前期間PREでは、前のサブフィー ドSFの消去期間ERSから蓄積期間ACMに移行する ために、正の電圧Vrx、Vry1が電極XE、YEにそれ れ印加される。続いて、蓄積期間ACMでは、 持電極XEは、電圧Vrxに維持され、電圧Vry1か 電圧Vry2まで上昇する電圧が、走査電極YEに 加される。その他の動作波形は、上述した 6と同じである。この場合にも、上述した実 施形態と同様の効果を得ることができる。

 上述した実施形態では、電圧Vry1から電圧 Vry2まで上昇する時間が、蓄積期間ACMと等し 時間に設定された例について述べた。本発 はかかる実施形態に限定されるものではな 。例えば、図18に示すように、電圧Vry1から 圧Vry2まで上昇する時間は、蓄積期間ACMより くてもよい。この場合、電圧Vry2まで上昇し てから蓄積期間ACMが終了するまで(図18の時間 t1)、走査電極YEは、電圧Vry2に維持される。そ の他の動作波形は、上述した図6と同じであ 。この場合にも、上述した実施形態と同様 効果を得ることができる。

 上述した実施形態では、透明電極Xtおよ Ytが、第1方向D1に沿って交互に配置される例 について述べた。本発明はかかる実施形態に 限定されるものではない。例えば、図19に示 ように、透明電極Xt2およびYt2は、先端SD4、S D5が互いに対向するように配置されてもよい 図19は、画像表示面側(図20の上側)から見たP DP10の要部を示し、図20は、図19のA-A’線に沿 断面を示している。この例では、透明電極X t2、Yt2は、対向部を広くするために、T字形状 にそれぞれ形成されている。なお、透明電極 Xt2、Yt2の形状は、長方形でもよいし、台形で もよい。また、突出部Ap2は、アドレス電極AE ら各セルC1の透明電極Yt2に向けて突出し、 ドレス電極AEと一体に形成されている。すな わち、アドレス電極AEの突出部Ap2は、各セルC 1の透明電極Yt2に対向している。その他の構 は、第1の実施形態と同じである。この場合 も、上述した実施形態と同様の効果を得る とができる。

 上述した実施形態では、電極Xb、Ybと電極 AEとが互いに交差する交差部において、電極X b、Yb、AEの配線幅が、交差部を除く部分の配 幅と同じに形成される例について述べた。 発明はかかる実施形態に限定されるもので ない。例えば、図21に示すように、電極Xb、 Ybと電極AEとが互いに交差する交差部CAにおい て、アドレス電極AEの配線幅は、交差部CAを く部分の配線幅より細く形成されてもよい 図21は、画像表示面側(上述した図4の上側)か ら見た電極Xb、Xt、Yb、Yt、AEおよび隔壁BRの状 態を示している。また、図21のA-A’線に沿う 面は、上述した図4と同じである。バス電極 Xb、Ybの配線幅は、第1の実施形態と同じに形 され、アドレス電極AEは、交差部CAの配線幅 をアドレス電極AEの交差部CAを除く部分の配 幅より細く形成されている。なお、交差部CA のバス電極Xb、Ybの配線幅を、交差部CAを除く 部分の配線幅より細く形成してもよい。この 場合にも、上述した実施形態と同様の効果を 得ることができる。さらに、この場合、電極 Xb、Ybと電極AE間に形成される寄生容量が小さ いため、電極Xb、Yb、AEのドライバ回路(例え 、図7に示したドライバXDRV、YDRV、ADRV)の消費 電力を低減できる。

 上述した第2の実施形態では、突起部Apが 隙間GPに突出する例について述べた。本発 はかかる実施形態に限定されるものではな 。例えば、図22に示すように、突起部Apは、 明電極Xtの先端とバス電極Ybとの隙間GP2に向 けて、アドレス電極AEから突出してアドレス 極AEと一体に形成されてもよい。図22は、画 像表示面側(図23の上側)から見たPDP10の要部を 示し、図23は、図22のA-A’線に沿う断面を示 ている。この例では、アドレス電極AEに設け られた突起部Apの位置が、第2の実施形態と相 違している。その他の構成は、第2の実施形 と同じである。この場合にも、上述した第2 実施形態と同様の効果を得ることができる

 さらに、この場合、透明電極Ytと突出部Ap 間のアドレス放電は、例えば、電界強度が高 くなる突出部Apの両側SD1、SD2および先端SD3(図 22の破線部分)から発生し(初期放電)、その後 両側SD1、SD2および先端SD3から周囲に広がっ 発生する。突出部Apの両側SD1、SD2および先 SD3が、初期放電(放電開始)に寄与するため、 アドレス電極AEに電圧を印加してからアドレ 放電が発生するまでの遅延時間(放電遅れ) 小さくできる。

 なお、突起部Apは、隙間GPおよび隙間GP2以 外の部分に向けて、アドレス電極AEから各セ C1の透明電極Yt側に突出して形成されてもよ い。さらに、突出部Apの先端SD3は、透明電極Y tからはみ出してもよい。この場合にも、上 した第2の実施形態と同様の効果を得ること できる。

 上述した第2の実施形態では、突起部Apが アドレス電極AEと一体に形成される例につ て述べた。本発明はかかる実施形態に限定 れるものではない。例えば、突起部Apは、ア ドレス電極AEに接続された透明電極により形 されてもよい。この場合にも、上述した第2 の実施形態と同様の効果を得ることができる 。さらに、突起部Apが透明電極により形成さ るため、各セルにおいて、光が透過する領 を広くできる。

 以上、本発明について詳細に説明してき が、上記の実施形態およびその変形例は発 の一例に過ぎず、本発明はこれに限定され ものではない。本発明を逸脱しない範囲で 形可能であることは明らかである。

 本発明は、ディスプレイ装置に使用する ラズマディスプレイパネルに適用できる。