La présente invention relève du domaine des procédés de fabrication de composants électroniques. Elle concerne plus spécifiquement un procédé de sélection de composants électroniques, en particulier des semi-conducteurs nettement sub-microniques.

Contexte de l'invention et problème posé

Avec les progrès technologiques de la miniaturisation et l'introduction de nouveaux matériaux, la prédiction de la durée de vie et du taux de pannes des semi-conducteurs nettement sub-microniques ("Deep Sub-Micron" - DSM) a acquis une grande importance.

Les fabricants de circuits intégrés gèrent ces problèmes selon des objectifs de faible coût et de hautes performances pour le marché de masse avec un critère de durée de vie de composant de 10 ans en application (conditions opératoires, 0,1 % de pannes cumulées, 90 % de confiance). Cette approche ne s'accorde pas aux exigences de haute fiabilité et de durée de vie à long terme rencontrées dans les systèmes électroniques professionnels, comme l'aéronautique, l'espace, la défense, la santé, le transport, l'énergie ou les installations industrielles.

Le tableau suivant présente l'exemple d'une fiabilité à long terme attendue dans les industries de l'aéronautique et de l'énergie :

Dans la plupart de ces applications, ces taux de pannes et ces spécifications de durée de vie sont atteints grâce à la redondance des circuits imprimés et de l'équipement. Néanmoins, toute solution doit reposer sur la connaissance du taux de pannes du composant en relation avec le profil de la mission et l'assurance d'un assez bon niveau de fiabilité. Avec cette connaissance, il est possible de préparer les redondances nécessaires afin d'obtenir un taux de pannes et une marge de durée de vie qui respectent les spécifications de l'équipement considéré.

On envisage aujourd'hui l'utilisation d'une large gamme de composants commerciaux sur étagère ("COTS") de génération décananométrique ("deep sub-micron") dans leur conception. Les principaux avantages de ces composants comparés aux composants spécifiques sont leur haut niveau de performances et leur faible prix, mais leur fiabilité dans des environnements sévères est encore douteuse.

Généralement, les rapports de qualification et les fiches techniques des composants fournies par les fabricants de circuits intégrés sont utilisés pour estimer le taux de pannes des composants, en application, à partir de Tests Accélérés (AT) et de Facteurs d'Accélération (AF).

Les tests accélérés sont effectués au niveau du composant et sont généralement mentionnés dans le rapport de qualification du fabricant.

L'énergie d'activation dépend du mécanisme de défaillance, et des modèles de dégradation. Le mécanisme de défaillance est déterminé par les choix technologiques et conceptuels. Ainsi, le choix d'un faible longueur de grille avec un oxyde de grille SiON privilégiera un mécanisme d'injection de charge dans la grille. Le fait de prendre une énergie d'activation par défaut peut résulter en une estimation largement faussée de la fiabilité du composant.

Par exemple, une énergie d'activation surestimée dans un facteur d'accélération conduit à un taux de pannes sous-estimé en application.

Les conditions d'environnement, l'utilisation à long terme et d'autres paramètres liés à l'électronique professionnelle sont rarement pris en compte par les fabricants de circuits intégrés, car ces paramètres ne concernent pas les produits destinés au marché de masse. Dans ces conditions sévères, un facteur 4 peut même être obtenu pour des composants commerciaux sur étagère ("COTS") (Figure 1 et Figure 2).

Par conséquent, la connaissance des modèles et des paramètres de facteur d'accélération fondée sur la technologie devient un point essentiel pour l'estimation de la fiabilité.

Malheureusement, l'électronique professionnelle ne constitue qu'un très petit marché pour des circuits à très grande échelle d'intégration ("VLSI") et des éléments d'information ne sont pas disponibles pour ces marchés. Face à ce problème, une analyse dédiée de fiabilité au niveau du silicium doit être effectuée pour chaque composant électronique afin de collecter des informations de base et de construire une prédiction de la fiabilité.

Une étape initiale du procédé consiste à collecter des éléments d'information de base sur le composant : fabricant, fonderie et si possible données relatives au procédé de fabrication et à la technologie.

Lorsque les informations requises ne sont pas disponibles dans la littérature, le composant est alors étudié en utilisant un processus d'ingénierie inverse au niveau du silicium.

La recherche est conduite de façon à établir la carte d'identité du composant aux niveaux des étapes finales de fonderie ("Back End Of Line" - BEOL) et des étapes initiales de fonderie ("Front End Of Line" - FEOL), où les éléments d'information extraits sont au moins :

• Le nœud ou génération technologique (paramètre de demi-pas),

« Nombre de couches métalliques, matériaux et dimensions de métallisation et interconnexions,

• Matériau et dimensions de transistor,

• Type de substrat (Silicium sur isolant ou silicium massif "massive bulk"). Une étape suivante consiste à analyser la sensibilité du composant par rapport à son profil de mission, comme ceux illustrés dans le tableau suivant d'exemples de profils de mission aéronautique :.

Ces profils doivent être pris en considération lors de l'estimation de la fiabilité.

Par exemple, l'émergence de mécanismes de défaillance qui sont activés par la tension, tels que l'électromigration et le claquage de l'oxyde de grille, sont improbables dans des conditions de stockage non alimenté en comparaison de situations opérationnelles.

Indépendamment du profil de la mission, certains matériaux et certaines architectures sont connus pour être plus sensibles à certains mécanismes. Par exemple, la porosité de l'oxyde à faible-k rend plus aisée la défaillance de l'oxyde de la couche diélectrique intermédiaire (ILD). En plus, lors des étapes finales de fonderie (BEOL), il existe un fort décalage entre les coefficients de dilatation thermique du cuivre en double damasquinage, celui de la couche de diffusion et ceux des oxydes diélectriques de la couche intermédiaire, ce qui rend la technologie plus sensible aux dommages par migration sous contraintes.

Dans la technologie Silicium sur Isolant (SOI), la couche d'isolant empêche la dissipation par effet Joule de se propager à travers le substrat, ce qui induit une accélération thermique des mécanismes de défaillance du silicium.

D'un autre côté, la consommation de puissance dynamique est moindre dans la technologie SOI pour une même longueur de grille que dans les substrats massifs, ce qui contrebalance ces faiblesses thermiques.

Enfin, les oxydes de grille à haute consante de permittivité semblent être plus sensibles à des mécanismes d'instabilité de la tension de seuil en température que l'oxyde SiON classique, en raison d'une plus grande épaisseur physique, d'un nombre d'interfaces plus important et de la présence initiale de charges mobiles dans l'oxyde.

L'analyse de sensibilité fournit une indication quant aux mécanismes de défaillance du silicium qui sont les plus à même de se produire. Par élimination, les mécanismes prédominants à étudier sont sélectionnés, ainsi que les tests du rapport de qualification qui doivent faire l'objet d'une analyse ultérieure.

Les mécanismes prédominants de défaillance des circuits donnent aussi des informations sur la dépendance temporelle de la défaillance. Certains d'entre eux sont typiques du fond de la courbe en baignoire de la fiabilité et certains autres sont définis comme des mécanismes d'usure (Figure 3).

Dans le premier cas, la fiabilité est décrite au mieux par un taux de défaillance instantané constant (désigné par λ et expriméen FITs - "Failure in Time" ou défaillance dans le Temps), tandis que pour le mécanisme de défaillance par usure, on parlera de plutôt de durée de vie : temps avant défaillance ou TTF ("Time to Failure") en heures, temps à partir duquel la probabilité de défaillance F(t) atteint la valeur spécifiée, par exemple 10 ^~7 ou 10- ⁹ pour certaines applications aéronautiques..

Les fabricants de circuits intégrés déduisent en général un taux de défailllance instantané à partir d'un test de durée de vie à haute température (HTOL) à travers l'estimateur χ ² .

L'avantage principal de cet estimateur est d'extrapoler un taux de pannes à partir d'un faible échantillon à une grande quantité de composants avec un coefficient de confiance connu (Figure 4). Cette méthode reste acceptable pour le mécanisme de défaillance survenant lorsque le taux de pannes est constant et indépendant de la durée du test.

Cependant, ce calcul ne convient plus pour les mécanismes d'usure, simplement parce que le taux de pannes augmente avec le temps.

Objectifs de l'invention

La présente invention a donc pour objet de proposer un procédé répondant au problème exposé ci-dessus. Exposé de l'invention

Pour remédier à ce problème, l'invention vise un procédé Procédé d'estimation de la durée de vie (TTF _APPLI ) d'un composant électronique intégré de génération sub décananométrique ("deep sub-micron"), liée à un mécanisme d'usure survenant dans des conditions d'application particulières préalablement définies, ledit composant étant de type commercial disponible sur étagère à très grande échelle d'intégration (VLSI), nettement sub-micronique,

caractérisé en ce qu'on suppose qu'une même population d'échantillons subit toujours une défaillance en raison des deux mécanismes suivants :

« un mécanisme de défaillance le plus prédominant pendant la période de vie utile, décrite par une loi exponentielle,

• un mécanisme d'usure le plus critique représenté par une loi de Weibull à la fin de la période précédente,

et en ce que le procédé comporte des étapes:

Etape 101 - de réception et mémorisation d'éléments d'informations techniques prédéterminées sur le composant, notament la(les) tension(s) d'alimentation, les données technologiques (nœud, description FEOL et BEOL), la description technique de l'encapsulation et les données d'adressage du composant,

Etape 106 - d'analyse de la sensibilité du composant par rapport aux conditions d'utilisation particulières,

Etape 116 - de sélection des mécanismes de fond de baignoire et d'usure les plus probables , et de tests accélérés associés. Selon diverses mises en œuvre avantageuses, éventuellement utilisées en conjonction : le procédé comporte en outre des étapes:

Etape 109 - de calcul du taux de défaillances (ATEST), sur la base des résultats de tests accélérés de durée de vie du composant,

Etape 111 - de calcul d'une durée de vie estimée du composant en conditions de test (TTFTEST),

Etape 112 - de détermination d'un facteur d'accélération utilisé pour analyser des résultats d'au moins un test accéléré du composant en rapport à la technologie de celui-ci et du profil de mission.

Etape 108 - d'acquisition et de mémorisation des résultats d'au moins un test accéléré de durée de vie du composant, si de tels résultats de tests ne sont pas disponibles, le type de test étant choisi en fonction d'un mécanisme de défaillance par usure. Dans cette étape, pour les mécanismes de défaillances tels que connus sous les noms HCl, NBTI ou EM, et afin de prendre en compte les composants les plus rapides, le banc de test comprend un moyen de refroid issement/échauffement très local du composant.

Etape 103 - d'étude du composant en utilisant un processus d'ingénierie inverse, de manière à déterminer notamment I les données technologiques du composant au niveau du boitier du composant, des paramètres BEOL et FEOL Etape 105 - d'établissement d'une carte d'identité du composant selon une série de critères prédéterminés (technologie, mécanismes de défaillances inhérents à la technologie, ...).

Etape 102 - de caractérisation des données environnementales correspondant aux conditions particulières d'utilisation prévues pour le composant, notamment profil de mission thermique et électrique.

Etape 110 - d'identification des mécanismes de pannes observées lors des défaillances en conditions de test.

Avantageusement, dans l'étape 111 :

- la probabilité de défaillances est décrite par une loi bimodale (Eq. 1 ) dans laquelle A _TEST est le taux de pannes dans les conditions de test, TTFTEST_R% la valeur moyenne du temps avant panne pour des composants qui ont survécu après t=t _T Esτ et β la pente de Weibull du mécanisme d'usure :

- on considère le cas le plus défavorable où le mécanisme de panne le plus critique survient juste après la période de test, du fait de la continuité des deux distributions résultant en ce qu'il existe la même probabilité de panne du composant décrite par la loi exponentielle et par la loi de Weibull, et en ce qu'on caulcule donc TTF _T EST_R% par (Eq. 2) :

- le temps moyen avant panne TTF _TEST est alors calculé pour tous les mécanismes de défaillance par usure étudiés, avec des pentes de Weibull pertinentes, typiques de chaque mécanisme d'usure, leur valeur étant choisie en fonction de l'analyse technologique.

Plus particulièrement, dans ce cas, le procédé comporte en outre une étape :

Etape 113, 114 - de calcul des taux de pannes AAPPLI et la durée de vie TTF _APPLI effectifs en application, selon le facteur d'accélération AF ₁ spécifique à mécanisme i, à partir du taux de pannes ATEST et de la durée de vie TTFTEST mesurés pendant les tests accélérés, par application des formules :

Brève description des figures

Les buts et avantages de l'invention seront mieux compris à la lecture de la description et des dessins d'un mode particulier de réalisation, donné à titre d'exemple non limitatif, et pour lequel les dessins représentent :

Figure 1 (déjà citée) : facteur d'accélération FPGA entre le taux de pannes en application et le taux de pannes dans les conditions de test pour différentes énergies d'activation pour le mécanisme de panne TDDB ("Time Dielectric Dépendant Breakdown" : claquage du diélectrique en fonction du temps) de l'oxyde de grille (2 nm d'épaisseur d'oxyde de grille SiON),

Figure 2 (déjà citée) : taux de pannes FPGA dans les conditions d'application pour différentes énergies d'activation pour le mécanisme de panne TDDB de l'oxyde de grille (2 nm d'oxyde de grille SiON),

Figure 3 (déjà citée) : courbe en baignoire du taux de pannes et mécanismes de défaillance du silicium,

Figure 4 (déjà citée) : méthodologie d'estimation du taux de pannes (selon l'état de l'art),

Figure 5 : probabilité de défaillances du composant en fonction du temps, Figure 6 : courbe en baignoire de fiabilité du composant pour les deux composants dans des conditions d'application (30 ans, 70°C, 3,3 V, 50 % de cycle opératoire),

Figure 7 : méthodologie d'estimation du taux de panne dans un procédé tel que décrit. Description détaillée d'un mode de réalisation de l'invention

La description suivante du procédé de calcul de la fiabilité de composants "deep sub-micron" est présentée sur plusieurs technologies.

Le procédé tel que décrit est notamment destiné à être mis en œuvre de façon automatique par un dispositif électronique adapté.

Le but de la méthode est d'estimer une durée de vie d'un composant intégré de génération sub décananométrique, à partir du calcul du taux de pannes fourni par le fabricant.

On suppose qu'une même population d'échantillons subit toujours une défaillance en raison:

• Du mécanisme le plus prédominant pendant la période de vie utile, décrite par une loi exponentielle.

• Dumécanisme d'usure le plus critique représenté par une loi de Weibull à la fin de la période précédente.

Par conséquent, la probabilité de défaillances peut être décrite par une loi bimodale (1 ) dans laquelle λ _TES τ est le taux de pannes dans les conditions de test, TTFTEST_R% la valeur moyenne du temps avant panne pour des composants qui ont survécu après t=t _T Esτ et β la pente de Weibull du mécanisme d'usure.

On considère également le cas le plus défavorable où le mécanisme de panne le plus critique survient juste après la période de test. En effet, à l'intersection des deux distributions (point 1 sur la Figure 5), il existe la même probabilité de panne du composant décrite par la loi exponentielle et par la loi de Weibull. Par continuité, on peut écrire

Un temps moyen avant panne est alors calculé pour tous les mécanismes de défaillance par usure étudiés, avec des pentes de Weibull pertinentes. La pente de Weibull est typique d'un mécanisme d'usure.

Elle dépend de la technologie, de sorte que sa valeur est choisie en fonction de l'analyse technologique.

Une bonne estimation de la durée de vie et du taux de pannes dépend de la précision du facteur d'accélération.

Pour un mécanisme de défaillance du silicium donné, la littérature comporte divers modèles généralement liés au nœud de génération et à la polarisation.

Par exemple, le temps de claquage de l'oxyde de grille peut être modélisé selon quatre lois de dégradation :

- Le modèle E est utilisé pour une application à faible champ électrique,

- Les modèles 1/E et E ⁰⁵ sont utilisés pour un champ électrique élevé;

- La loi de puissance en tension est associée à un comportement non conforme à la loi d'Arrhénius en température pour un oxyde de grille de moins de 3 nm d'épaisseur.

De plus, le matériau et les dimensions d'échelle ont des conséquences sur le choix des paramètres du modèle. Par exemple, l'énergie d'activation du mécanisme de claquage de l'oxyde de grille sera différente pour les oxydes en silice (Siθ2), les oxydes nitrurés (SiON) et les oxydes à haute constante de permittivité.

Par conséquent, l'estimation du taux de pannes et de la durée de vie impose en tout premier lieu de connaître les aspects physiques de la défaillance impliquée et que l'on établisse alors, pour un mécanisme de panne spécifique, une grande base de données de facteur d'accélérations et de modèles avec tous les paramètres appropriés qui couvrent toute la variété de composants nettement sub-microniques ("deep sub-micron").

Le taux de pannes et la durée de vie effectifs en application sont ensuite calculés avec le facteur AF ₁ spécifique à mécanisme i, à partir du taux de pannes et de la durée de vie mesurés pendant des tests accélérés (Eq. 3).

La méthodologie utilisée dans le procédé d'estimation du taux de panne tel que décrit est illustrée par la figure 7.

Comme on le voit sur cette figure, le procédé comporte des étapes suivantes :

étape 101 - de réception et mémorisation d'éléments d'informations techniques prédéterminées sur le composant, notament la(les) tension(s) d'alimentation, les données technologiques (nœud, description FEOL et BEOL) et les données d'adressage du composant,

étape 102 - de caractérisation des données environnementales correspondant aux conditions particulières d'utilisation prévues pour le composant, notamment profil de mission thermique et électrique,

étape 104 - de détermination si les données techniques reçues dans l'étape 101 sont suffisantes, notamment pour déterminer un taux de défaillance théorique, et sinon :

étape 103 - d'étude du composant en utilisant un processus d'ingénierie inverse, de manière à déterminer notamment les données technologiques du composant au niveau du boitier du composant, des paramètres BEOL et FEOL Puis une étape 105 - d'établissement d'une carte d'identité du composant selon une série de critères prédéterminés (technologie, mécanismes de défaillances inhérents à la technologie, ...).

Les résultats de cette étape 105 et de l'étape 102 sont utilisés comme entrées dans une étape 115 - de sélection d'un modèle d'endommagement du composant et de ses paramètres,

et simultanément dans une étape 106 - d'analyse de la sensibilité du composant par rapport aux conditions d'utilisation particulières.

Cette étape 106 permet dans une étape 116 une sélection des mécanismes de fond de baignoire et d'usure les plus effectifs, et de tests accélérés associés.

Dans une étape 107, on détermine si les résultats de tests accélérés tels que déterminés dans l'étape 116 sont disponibles, sinon, dans une étape 108, on Détermine et met en place des tests à opérer du coté de l'utilisateur pour mettre en avant les mécanismes recherchés, si de tels résultats de tests ne sont pas disponibles dans le rapport de qualification du fabricant

Puis dans une étape 109 on calcule le taux de défaillances (ATEST), sur la base des résultats de tests accélérés de durée de vie du composant,

Dans une étape 110 on identifie les mécanismes de pannes observées lors des défaillances en conditions de test.

Si le mécanisme est un mécanisme d'usure, on utilise la continuité de la fonction de défaillance, et dans une étape 111 on calcule une durée de vie estimée du composant en conditions de test (TTFTEST),

Puis dans une étape 112 on détermine les facteurs d'accélération utilisés pour analyser des résultats de test accéléré du composant.

Enfin, dans les étapes 113 (pour un mécanisme de fond de baignoire), 114 (pour un mécanisme d'usure), on calcule le taux de pannes A _APPLI et la durée de vie TTF _APPLI effectifs en application, selon le facteur d'accélération AF approprié, à partir du taux de pannes ATEST et de la durée de vie TTFTEST mesurés pendant les tests accélérés, par application des eauqtions 3 et 4.

Exemple d'application

Un exemple d'application avec deux composants similaires de même génération technologique et provenant de deux fonderies différentes démontre l'intérêt de cette approche.

Les composants sont nommés A et B.

Les deux composants sont soumis à un profil de mission de type avionique, dans ce cas 3 ans en stockage, non alimenté, à 25°C, puis pendant 30 ans, température de jonction de 70°C, alimenté à 3,3 V douze heures par jour.

Le mécanisme de panne étudié est un mécanisme par usure, l'électromigration dans les interconnexions d'étapes finales de fonderie ("BEOL").

En premier lieu, on a collecté les informations concernant les procédés de fabrication des fonderies où les composants ont été fabriqués.

Les éléments d'information disponibles auprès des fonderies ne suffisent pas et une analyse physique destructive est effectuée pour obtenir les données requises.

Les deux composants ont une même architecture d'étapes finales de fonderie ("BEOL") avec 3 couches de métallisation et exactement la même dimension d'interconnexions. Cependant, le composant A possède des interconnexions en aluminium tandis que le composant B est fabriqué en cuivre à l'aide d'un procédé double damascène.

Ces données sont rassemblées dans le tableau suivant.

Considérant le profil de la mission, aucun risque n'a été décelé dans la situation de stockage (composant non alimenté).

Toutefois, un risque de fiabilité situé au 3 ^eme niveau a été identifié pour le composant A.

La largeur de métallisation est proche de 2 μm et crée de ce fait un chemin de diffusion rapide à travers la frontière des grains, qui peut induire une migration de grains métalliques dans un état de polarisation. Pour ce mécanisme de panne, un test de durée de vie de l'oxyde à haute température a été effectué sur 87 échantillons du composant A et 87 échantillons du composant B pendant 2000 h, à 125°C (jonction) et 3,96 V.

Pendant les tests, on n'a observé aucune panne. Le taux de pannes maximum dans les conditions du test peut être calculé par l'équation 5 en supposant 60 % de confiance.

λ _TE

La probabilité de panne après les conditions du test est proche de 1 %. Ceci indique que 99 % des 87 échantillons pourraient tomber en panne par le mécanisme d'électromigration, cette valeur sera prise en considération pour le calcul de la durée de vie. En supposant une pente de Weibull de 6 pour la structure AI/Ti/TiN/Siθ ₂ , la durée avant panne ("TTF") moyenne en tenant compte des conditions du test peut être estimée par l'équation 6 :

Le facteur d'accélération le plus représentatif pour le test d'électromigration est le modèle de Black.

Ce modèle souligne l'influence de la tension d'alimentation à travers la densité de courant exprimée par une loi de puissance et l'impact de la température avec un modèle d'Arrhénius (Eq. 7).

TTF est le temps avant panne, A est une constante, J est la densité de courant, E _A est l'énergie d'activation, k est la constante de Boltzmann et T est la température.

De plus, la relation entre l'alimentation électrique et la densité de courant peut être exprimée par l'équation 8.

Le paramètre f est la fréquence (Hz), ε ₀ est la constante diélectrique dans le vide, ε _ox est la constante diélectrique de l'oxyde, V _D D est la tension de l'alimentation électrique et d est le pas minimum entre les métallisations.

Selon (7) et (8), les facteurs d'accélération pour les deux composants peuvent être obtenus par l'équation 9 :

et les paramètres du modèle sont listés dans le tableau suivant

Enfin, le taux de pannes et la durée de vie du composant peuvent être calculés pour les deux composants vis-à-vis du mécanisme de l'électromigration.

Les paramètres de fiabilité résultants pour les composants A et B dans les conditions d'application (87 échantillons) sont indiqués dans le tableau suivant :

Bien que le composant A et le composant B aient la même fonction, la même architecture et le même nœud de génération, on a constaté que le composant B était plus adapté que le composant A pour l'application avionique décrite, comme le montre la Figure 6.

L'écart de fiabilité s'explique par la nature différente de la métallisation dans la zone des étapes finales de fonderie ("BEOL").

La méthodologie proposée est appliquée pour un mécanisme d'usure : l'électromigration.

Afin d'estimer une fiabilité complète du composant la même méthodologie doit être appliquée pour tous les autres mécanismes de défaillance du silicium.

L'extrême diversité des conceptions, des solutions de fabrication et les profils de mission très différents de circuits à très grande échelle d'intégration ("VLSI") dans les systèmes professionnels provoquent une grande divergence entre les approches existantes fondées sur des tests de qualification standard et les capacités réelles et extrêmement diverses des technologies nettement sub-microniques ("deep sub-micron").

Cela est également vrai pour des composants issu du même nœud technologique.

Considérant qu'il n'existe pas d'usure standard pour un composant nettement sub-micronique ("deep sub-micron") et un profil de mission spécifique, il y a lieu de procéder à une analyse de fiabilité spécifique pour chaque composant deep sub-micron.

Le procédé de l'invention est fondé sur une analyse technologique qui aide à identifier le mode de panne principal et le mécanisme d'usure.

On déduit un taux de pannes approprié afin d'établir une prédiction réaliste de durée de vie.

Cette nouvelle approche permet un choix correct du test accéléré et un calcul précis du facteur d'accélération validant la prédiction de durée de vie.