Beschreibung

Die vorliegende Erfindung betrifft ein Verfahren zum Bilden eines Digitalwerts aus einem Taktsignal und einem digitalen Datensignal sowie eine Recheneinheit zu dessen Durchführung.

Stand der Technik

In der Mikroskopie, beispielsweise der Konfokalmikroskopie, kommen zahlreiche Sensoren zum Einsatz, deren analoge Ausgangssignale für die Weiterverarbeitung digitalisiert werden müssen. Hierfür können verbreitete Analog-Digital-Umsetzer (ADU bzw. ADC) bzw. Analog-Digital-Wandler eingesetzt werden, die

beispielsweise als fertige Bausteine erhältlich sind. Um insbesondere die

Verkabelung einfach zu gestalten, werden häufig Analog-Digital-Umsetzer mit serieller Ausgabe eingesetzt, bei denen die Digitalwerte mittels weniger Leitungen (beispielsweise Bitclock, Daten und Frame) als Bitstrom ausgegeben werden. Die Weiterverarbeitung des Bitstroms kann in herkömmlichen integrierten

Schaltkreisen (IC) bzw. FPGA (Field Programmable Gate Array) erfolgen, wobei die Methoden hierzu weithin bekannt und in üblichen Bausteinen, wie beispielsweise den Virtex- oder Kintex-FPGAs von Xilinx oder entsprechenden, bereits vorbereitet sind. Jedoch kann es beim gleichzeitigen Auswerten von zahlreichen Bitströmen von unterschiedlichen ADUs, wie es insbesondere bei der Konfokalmikroskopie mit ihren zahlreichen Photosensoren anzutreffen ist, insbesondere hinsichtlich des Timings zu Problemen kommen. Zum einen müssen bei den bekannten

Auswertemethoden insbesondere das Taktsignal (Bit clock) und das Datensignal (Data) wieder synchronisiert werden, da es durch die Signalverarbeitung zunächst zu einer Phasenverschiebung kommt (siehe z.B.„Bit-Clock Alignment" in Xilinx, Application Note: Virtex-4 and Virtex-5 FPGAs, XAPP866 (v3.0) April 7, 2008). Zum anderen verschärft sich dieses Problem, wenn mehrere ADUs beteiligt sind, die sich in unterschiedlicher Entfernung vom Baustein befinden.

Offenbarung der Erfindung

Erfindungsgemäß werden ein Verfahren zum Bilden eines Digitalwerts aus einem Taktsignal und einem digitalen Datensignal sowie eine Recheneinheit zu dessen Durchführung mit den Merkmalen der unabhängigen Patentansprüche

vorgeschlagen. Vorteilhafte Ausgestaltungen sind Gegenstand der Unteransprüche sowie der nachfolgenden Beschreibung.

Die vorliegende Erfindung basiert auf der Idee, die Digitalwertbildung im

Auswertebaustein (IC bzw. FPGA) nicht mittels herkömmlicher Methoden, die mit den eingangs genannten Problemen behaftet sind, durchzuführen, sondern sich einer („einfachen") Signalabtastung zu bedienen, welche ebenfalls in den genannten Bausteinen vorbereitet und mit einer sehr hohen Abtastrate im GHz- Bereich möglich ist. Auf diese Weise werden aus den vom ADU ausgegebenen Signalen (zumindest Taktsignal und Datensignal) Signaldigitalwertefolgen erzeugt und verarbeitet. Da die Abtastung der unterschiedlichen Signale im Wesentlichen gleichzeitig stattfindet, kommt es nicht zu einer Phasenverschiebung zwischen Signalen oder anderen Timingproblemen. Somit wird durch die vorliegende Erfindung eine robuste, genaue und einfach zu implementierende Methode zum Bilden eines Digitalwerts insbesondere aus den Ausgabesignalen eines ADUs mit serieller Ausgabe vorgestellt.

Vorzugsweise werden die Abtastzeitpunkte aus Werteveränderungen in der Taktsignaldigitalwertefolge bestimmt. Die Bestimmung von Abtastzeitpunkten, zu denen das Datensignal die für die Weiterverarbeitung benötigten Werte aufweist, kann nämlich sehr einfach durch Analyse des Taktsignals erfolgen. Übliche Abtastzeitpunkte liegen an den Flanken des Taktsignals oder (vorzugsweise mittig) zwischen den Flanken. Die konkrete Beziehung zwischen geeigneten Abtastzeitpunkten und Flanken geht aus dem Datenblatt des verwendeten ADUs hervor. Somit sind, im Unterschied zum Stand der Technik, keine aufwendigen Maßnahmen, wie zum Beispiel das Vorsehen von Zustandsautomaten und davon angesteuerten Verzögerungsgliedern, notwendig.

Zweckmäßigerweise ist die Taktsignaldigitalwertefolge eine binäre Wertefolge, d.h. eine aus nur zwei Werten (üblicherweise„0" und„1") bestehende Wertefolge. Dadurch kann der Abtast- und Rechenaufwand reduziert werden, ohne dass die Auswertung negativ beeinflusst würde.

Gemäß einer bevorzugten Ausführungsform werden das Taktsignal und/oder das digitale Datensignal überabgetastet. Vorzugsweise ist die Abtastfrequenz das Achtfache oder 16-fache der Frequenz des Taktsignals. Bei einer Überabtastung des Taktsignals können insbesondere dessen Flanken, die üblicherweise maßgeblich für den Abtastzeitpunkt des Datensignals sind, zeitlich besonders genau bestimmt werden. Bei einer Überabtastung des Datensignals, vorzugsweise mit derselben Abtastrate wie das Taktsignal, stehen ausreichend viele und - in Abhängigkeit von der Abtastrate - auch genau oder nahezu genau an den

Abtastzeitpunkten abgetastete Datensignaldigitalwerte zur Verfügung, so dass diese zur Bildung des Digitalwerts auch einfach ausgewählt werden können.

Grundsätzlich ist es jedoch ausreichend, wenn das Datensignal nur an den

Abtastzeitpunkten abgetastet wird, soweit diese früh genug bekannt sind. Vorzugsweise ist die Datensignaldigitalwertefolge eine binäre Wertefolge. Da es sich bei einem Datensignal, welches von einem herkömmlichen ADU mit serieller Ausgabe stammt, um einen Binärsignal handelt, ist es auch ausreichend, die Datensignaldigitalwertefolge als binäre Wertefolge zu realisieren. Dadurch kann der Abtast- und Rechenaufwand reduziert werden, ohne dass die Auswertung negativ beeinflusst würde.

Eine besonders bevorzugte Möglichkeit zur Bildung des Digitalwerts umfasst, dass die Datensignaldigitalwerte die Bits des Digitalwerts bilden. Somit sind zur Bildung des Digitalwerts lediglich einfache Operationen nötig.

Da herkömmliche ADUs üblicherweise auch ein Rahmensignal (Frame Clock) ausgeben, wird dies gemäß einer Weiterbildung der vorliegenden Erfindung vorzugsweise ebenfalls abgetastet. Die sich daraus ergebende

Rahmensignaldigitalwertefolge kann dann vorteilhafterweise zusätzlich dazu verwendet werden, den Digitalwert zu bilden. Beispielsweise kann das

Rahmensignal anzeigen, welche Bits aus dem Datensignal zu demselben

Digitalwert gehören. Beispielsweise entspricht jede Periode des Rahmensignals einem Digitalwert.

Gewünschtenfalls können Signale und/oder Signaldigitalwertefolge gefiltert werden, um Störungen zu entfernen. Insbesondere können Tiefpassfilter eingesetzt werden, um Rauschen u.ä. auszufiltern.

Eine erfindungsgemäße Recheneinheit, z.B. eine integrierte Schaltung (IC) oder ein FPGA, insbesondere in einem Steuergerät eines Mikroskops, ist dazu eingerichtet, ein erfindungsgemäßes Verfahren durchzuführen.

Die Erfindung kann vorteilhaft in der Mikroskopie, insbesondere Konfokal- Mikroskopie, eingesetzt werden, da dort zahlreiche Signale, wie z.B. von Photomultipliern, Arrays von Avalanche-Photodioden (Silicon Photomultiplier, SiPM), Photodioden, dem Analogausgang eines Lock-In-Verstärkers oder einem vom Anwender aus seiner Messapparatur generierten analogen Signal, welches synchron zum Bild aufgezeichnet werden soll, möglichst gleichzeitig erfasst werden sollen, da in den daraus generierten Bildern an einer Pixelposition der Zustand der Sensoren zum gleichen Zeitpunkt dargestellt werden muss. Werden mehrere Bilder hintereinander aufgenommen, dann spiegelt die Bilderfolge zeitliche Veränderung der Probe wider. Die zeitliche Korrelation ist also bei allen zeitvarianten Proben notwendig.

Weitere Vorteile und Ausgestaltungen der Erfindung ergeben sich aus der

Beschreibung und der beiliegenden Zeichnung.

Es versteht sich, dass die vorstehend genannten und die nachstehend noch zu erläuternden Merkmale nicht nur in der jeweils angegebenen Kombination, sondern auch in anderen Kombinationen oder in Alleinstellung verwendbar sind, ohne den Rahmen der vorliegenden Erfindung zu verlassen.

Die Erfindung ist anhand eines Ausführungsbeispiels in der Zeichnung schematisch dargestellt und wird im Folgenden unter Bezugnahme auf die Zeichnung beschrieben.

Figurenbeschreibung

Figur 1 zeigt schematisch typische Signale, wie sie von einem ADU mit serieller Ausgabe ausgegeben werden.

Figur 2 zeigt schematisch die Abtastung der Signale aus Figur 1 gemäß einer bevorzugten Ausführungsform der Erfindung. Figur 3 zeigt schematisch eine bevorzugte Ausführungsform einer erfindungsgemäßen Recheneinheit.

In Figur 1 sind schematisch drei typische Signale, wie sie von einem ADU mit serieller Ausgabe ausgegeben werden, dargestellt. Insbesondere sind ein mit 101 bezeichnetes Taktsignal (bit_clock), ein mit 102 bezeichnetes Datensignal (data) und ein mit 103 bezeichnetes Rahmensignal (frame_clock) dargestellt.

Das Taktsignal 101 kennzeichnet den Grundtakt der Signale und dient

insbesondere zur Identifizierung der Bits im Datensignal 102. Bei der dargestellten Ausführungsform kennzeichnet insbesondere jede steigende und jede fallende Flanke im Taktsignal ein Bit im Datensignal. Es handelt sich somit um ein sogenanntes DDR-Signal (double data rate). Das Rahmensignal 103 dient zur Kennzeichnung derjenigen Bits, die zum selben Digitalwert gehören. Im

vorliegenden Beispiel sind acht beispielhafte Bits eines Digitalwerts (Byte) im Datensignal mit DO bis D7 gekennzeichnet. Grundsätzlich können jedoch auch mehr als 8 Bits zu einem Digitalwert gehören, verbreitet sind z.B. 10, 12 oder 16. Abhängig vom konkreten Wert (z.B.„0" oder„1") ist der Signalpegel bei jedem Bit „High" oder„Low".

Unter Bezugnahme auf die Figuren 2 und 3 wird im Folgenden eine bevorzugte Ausführungsform der Erfindung beschrieben, wobei Figur 2 schematisch die Abtastung der Signale aus Figur 1 und Figur 3 schematisch eine bevorzugte Ausführungsform einer erfindungsgemäßen Recheneinheit zeigen.

In Figur 3 ist eine beispielhafte Anordnung aus einer Recheneinheit 300 gemäß einer bevorzugten Ausführungsform der Erfindung, einem oder mehreren mit dieser verbundenen Analog-Digital-Umsetzern 200 (ADC) mit serieller Ausgabe und jeweils mit einem von dem einen oder den mehreren ADCs 200 verbundenen Sensoren 1,2,... dargestellt. Eine solche Anordnung kann insbesondere in Messgeräten vorteilhaft zum Einsatz kommen, die zahlreiche analoge Signale gleichzeitig erfassen müssen, wie insbesondere Konfokalmikroskope.

Bei den Sensoren 1, 2, ... kann es sich um beliebige Sensoren handeln, bei

Konfokalmikroskopen beispielsweise um Fotodetektoren. Bei den ADCs 200 kann es sich um herkömmliche insbesondere mehrkanalige Analog-Digital-Umsetzer mit serieller Ausgabe handeln. Bei der Recheneinheit 200 handelt es sich

beispielsweise um ein herkömmliches FPGA (Field Programmable Gate Array).

Die vom ADC 200 gelieferten Signale werden dem FPGA 300 zugeführt und, wie in Figur 2 dargestellt, abgetastet, wozu Abtastglieder 301 dienen, deren Abtastrate insbesondere einstellbar ist.

In Figur 2 ist dargestellt, dass das Datensignal 101, das Taktsignal 101 und das Rahmensignal 103 abgetastet werden, um entsprechende Signaldigitalwertefolgen zu erhalten. Beispielsweise wird eine Abtastrate durch ein Abtasttaktsignal 104 (sample_clock) vorgegeben. Beispielsweise erfolgt die Abtastung sowohl bei steigender als auch bei fallender Flanke des Abtasttaktsignals 104, wobei die sich ergebenden Messwerte in den Signalen 101-103 durch ausgefüllte bzw. offene Kreise angedeutet sind. Es ist erkennbar, dass in dem dargestellten Beispiel die Signale 101-103 überabgetastet werden, wobei die Abtastfrequenz etwa das 4,5- bis 5-fache der Frequenz des Taktsignals 101 ist.

Zur Vereinfachung der Auswertung und Weiterverarbeitung werden als

Signaldigitalwertefolgen binäre Wertefolgen verwendet, welche nur aus den Werten„0" und„1" bestehen. Für diesen Zweck eignen sich als Abtastglieder 301 insbesondere sog. Deserialisierer. Dieser besteht beispielsweise aus einer

Anordnung von FlipFlops, die auf bestimmte Art verschaltet sind. An den zugehörigen Eingängen des FPGA befinden sich vorteilhafterweise nur

Schwellwertschalter, um zwischen den Spannungspegeln, die die logischen Signale repräsentieren, zu unterscheiden. Im gezeigten Beispiel besteht die Taktsignaldigitalwertefolge somit aus

1000001111..., die Datensignaldigitalwertefolge z.B. aus 1111111111...

(ausgefüllte Kreise) und die Rahmensignaldigitalwertefolge aus 0011111111...., mithin also:

Stelle 1 2 3 4 5 6 7 8 9 10

bit_clock 1 0 0 0 0 0 1 1 1 1 ...

data 1 1 1 1 1 1 1 1 1 1 ...

frame_clock 0 0 1 1 1 1 1 1 1 1 ....

Die Signaldigitalwertefolgen werden Speichergliedern 302, beispielsweise sog. Barrel-Shifter, zugeführt. Die Speicherglieder 302 dienen zum Zwischenspeichern und gezielten Weitergeben von Teilen der Signaldigitalwertefolgen, um diese weiterverarbeiten zu können. Die Breite jedes der Speicherglieder 302 muss so bemessen sein, dass mindestens eine Periode des Taktsignals 101 gespeichert ist, hier also mindestens 9-10 Bits. Vorteilhafterweise ist jedes der Speicherglieder 302 so bemessen, dass zwei Perioden dieses Taktsignals hineinpassen. Dies vereinfacht das Auffinden von Pegelwechseln.

Jede zwischengespeicherte Teil-Taktsignaldigitalwertefolge wird einem

Auswerteglied 303 zugeführt, welches die Teil-Taktsignaldigitalwertefolge auf Werteveränderungen untersucht. Im obigen Beispiel ist eine Werteveränderung von 1 auf 0 von der ersten zur zweiten Stelle und von 0 auf 1 von der sechsten zur siebten Stelle detektierbar. Diese Werteveränderungen werden als Flanken im Taktsignal 101 verstanden. In Kenntnis des verwendeten ADCs kann daraus als geeigneter Abtastzeitpunkt für das Datensignal 102 beispielsweise die vierte Stelle ermittelt werden. Diese Information wird an Extrahierglieder 304 übermittelt, die die betreffenden Bits aus der Teil-Datensignaldigitalwertefolge und Teil- Rahmensignaldigitalwertefolge extrahieren und einem Digitalwertbildungsglied 305 zuführen. Sind mehrere unterschiedliche ADCs 200 mit dem FPGA 300 verbunden, sind üblicherweise auch die jeweiligen Entfernungen zwischen ADC und FPGA unterschiedlich, so dass die Signale der unterschiedlichen ADCs 200 mit unterschiedlichen Phasenbeziehungen vorliegen. In einem solchen Fall können die Speicherglieder 302 oder spezielle Verzögerungsglieder (nicht gezeigt) dazu dienen, die Phasen zu synchronisieren, d.h. früher eintreffende Signale zu verzögern, bis sie mit später eintreffenden möglichst phasengleich sind.

Weiterhin veranlasst das Auswerteglied 303 die Weitergabe einer neuen Teil- Taktsignaldigitalwertefolge, Teil-Datensignaldigitalwertefolge und Teil- Rahmensignaldigitalwertefolge aus den Speichergliedern 302 in Abhängigkeit vom Fortgang der Auswertung.

Nach einer ausreichend großen Anzahl von Schritten liegen dann in dem

Digitalwertbildungsglied 305 alle zur Bildung des Digitalwerts D nötigen

Informationen (hier Bits) vor und der Digitalwert D wird gebildet.