Insbesondere ist die Erfindung zum Erzeugen eines Hoch- frequenzsignals vorgesehen, wie es beispielsweise bei Funk- übertragungsgeräten, schnurlosen Telefonen, Mobiltelefonen und sonstigen Ubertragungsgeräten und Systemen benötigt wird.

Die durch die Erfindung bereitgestellte Möglichkeit, die Fre- quenz des erzeugten Signals einzustellen, kann beispielsweise zur Frequenz-und/oder Phasenmodulation bzw. Winkelmodulation des erzeugten Signals verwendet werden. Ferner kann das er- zeugte Signal als (unmoduliertes) Trägersignal dienen, dessen <BR> <BR> <BR> Frequenz im Sinne einer automatischen Frequenzregelung (AFC = Automatic Frequency Control) unabhängig von sich ändernden Betriebsbedingungen, wie Versorgungsspannung, Temperatur etc., stabil gehalten wird.

Es ist bekannt, ein Signal mit einstellbarer Frequenz mittels einer sogenannten Digitalsynthese-Schaltung zu erzeugen. Eine solche Schaltung wird auch als DDS-Schaltung (= Direct Digi- tal Synthesis) bezeichnet.

Eine derartige DDS-Schaltung weist einen Akkumulator, d. h. einen getakteten, rückgekoppelten, speichernden Summierer auf, dessen Zählbereich zyklisch durchlaufen wird. Die Zy- klusdauer hängt zum einen von der Taktfrequenz, zum anderen von der Größe eines angelegten Summanden, d. h. dem Addier- wert oder sogenannten, Frequenzwort"', und dem Zählbereich ab.

Es wird hierbei also ein digitaler Akkumulator mit einem in der Regel festen Systemtakt getaktet, der Ausgang auf den Eingang zurückgekoppelt und das sogenannte Frequenzwort ange-

legt. Der Akkumulator addiert nun mit jedem Takt das Fre- quenzwort bis zu einem Überlauf auf und beginnt dann wieder von vorn. Durch die Rückkopplung des Ausgangs auf den Eingang des Akkumulators wird automatisch der nach einem Überlauf des Akkumulators auftretende Rest beim nächsten Zyklus mit aufad- diert. Es lassen sich folglich in Abhängigkeit der Taktfre- quenz, der Breite des Akkumulators und des Frequenzwortes un- terschiedliche Ausgangsfrequenzen erzeugen. Insbesondere kann mit dieser Methode auch ein moduliertes Signal erzeugt wer- den, indem während des Betriebs das Frequenzwort entsprechend gewechselt wird. Die Zusammenhänge sind allgemein bekannt.

Zur Erzeugung eines gewünschten sinusförmigen, analogen Aus- gangssignals mittels einer solchen DDS-Schaltung bestehen verschiedene Möglichkeiten : Bei einer sogenannten"analogen DDS"wird jeweils der aktuel- le Zählerstand des Akkumulators an eine Look-up-Tabelle aus- gegeben, um aus dem sägezahnartig durchlaufenden Zählbereich Abtastwerte zu erzeugen, die eine Sinuskurve bilden. Diese mittels der Look-up-Tabelle erzeugten Abtastwerte werden von einem Digital-/Analog-Wandler und nachfolgendem Tiefpass in ein analoges, sinusförmiges Ausgangssignal der DDS-Schaltung umgewandelt. Jedoch ist ein hoher Bauteilaufwand für die Look-up-Tabelle und den Digital-/Analog-Wandler erforderlich, der umso höher ist, je höhere Anforderungen an die Signalqua- lität gestellt werden. Schließlich hat insbesondere der Digi- tal-/Analog-Wandler einen relativ hohen Stromverbrauch und ist schlecht integrierbar, was für eine Verwendung in batte- riebetriebenen Geräten wie beispielsweise in Mobiltelefonen nachteilig ist.

Bei der sogenannten"Pulse Output DDS"wird lediglich ein Ak- kumulatorstatussignal, beispielsweise in Form eines Ausgangs- pulses, verwendet, das der Akkumulator jeweils nach Über- schreiten eines bestimmten akkumulierten Zählwertes ausgibt.

Das heißt, ein solches Akkumulatorstatussignal bzw. ein Aus-

gangspuls wird immer dann ausgegeben, wenn beispielsweise der Akkumulator halbvoll ist oder überläuft. Hierzu kann z. B. das höchstwertige Bit (MSB = Most Significant Bit) oder das Carry-Bit des Akkumulators als Akkumulatorstatussignal ver- wendet werden. Das Akkumulatorstatussignal kann beispielswei- se auch dadurch erzeugt werden, dass bei einem Überlauf ein Statusbit gesetzt wird, welches beim Überlauf des nachfolgen- den Zyklus wieder zurückgesetzt wird. Im Folgenden wird aber der Einfachheit halber beispielhaft von einem direkten Aus- gangspuls als Akkumulatorstatussignal ausgegangen. Es wird an dieser Stelle darauf hingewiesen, dass der Begriff, Puls' nicht nur regelmäßige Pulse, sondern auch einzelne Impulse umfaßt.

Um aus diesen Pulsen das gewünschte (analoge) Ausgangssignal zu erzeugen, wird in der Regel ein abstimmbarer Oszillator in einem Regelkreis direkt oder über Frequenzteiler bzw.-ver- vielfacher an die Frequenz der DDS angebunden. Das heißt, die aus der DDS kommenden Pulse werden einer entsprechenden Os- zillatorschaltung mit einem abstimmbaren Oszillator zuge- führt. Dabei wird die Erkenntnis genutzt, dass es in einem derartigen Oszillatorregelkreis genügt, die Phasenlage der gekoppelten Schwingungen zu vergleichen. Die Phasenver- gleichseinrichtung ist typischerweise so aufgebaut, dass sie nur die Vorzeichen auswertet, sodass die zu vergleichenden Signale 2-wertig sein dürfen. Diese 2-wertige Phasen- informationen sind in dem Ausgangspuls der DDS, d. h. bei- spielsweise im MSB und/oder im Carry-Bit des Akkumulators der DDS, enthalten. Da nur das Vorzeichen der synthetisierten Schwingung benötigt wird, sind bei diesem Verfahren keine Look-up-Tabelle und keine aufwendigen Digital-/Analog- Umsetzer nötig.

Ein Problem, das sich bei dieser Art der Frequenzerzeugung ergibt, liegt in der unterschiedlichen Qualität der Ausgangs- signale in Abhängigkeit von dem Frequenzwort und der Akkumu- latorbreite, d. h. dem maximalen Wertebereich des Akkumula-

tors. Liegt ein ganzzahliges Verhältnis zwischen 2Akkumulatorbreite (Akkumulatorbreite in Bit) und dem Frequenzwort vor, so ergeben sich symmetrische Ausgangssignale und somit im Frequenzspektrum ein qualitativ hochwertiges Signal. Die Bezeichnung"symmetrisch"wird hier im Sinne von gleich- mäßigen Abständen zwischen den Ausgangspulsen der DDS verwen- det. Ergeben sich gebrochene Verhältnisse, so geht durch den nach einem Durchlauf jeweils unterschiedlich anstehenden Rest, mit dem beim nächsten Durchlauf wieder beim Hochzählen im Akkumulator begonnen wird, die Symmetrie des Ausgangs- signals verloren. Das heißt, es tritt ein sogenannter"Jit- ter"bei den Ausgangspulsen auf. Hierdurch entstehen unter- schiedlichste diskrete Störlinien im Spektrum des gewünschten Ausgangssignals.

Als Abhilfe für diesen Sachverhalt gibt es verschiedene Ver- fahren, die sich mit der Zerstreuung der diskreten Störlinien beschäftigen.

Eine Möglichkeit besteht darin, eine Zufallszahl am Eingang oder am Ausgang, hinter der Abzweigung für die Rückkopplung des Akkumulators hinzuzuaddieren, sodass die Periodizität des "JittersB aufgelöst wird. Man spricht in diesem Zusammenhang von"Dither". Als Ausgangssignal erhält man dann die ge- wünschte Frequenz mit einem entsprechend angehobenen Rausch- teppich, jedoch mit verringerter Störleistung der dominanten diskreten Nebenlinien.

Eine weitere Methode, die Qualität des DDS-Ausgangssignals zu erhöhen, ohne die eigentliche Taktfrequenz heraufzusetzen, ist eine passende Verzögerung des jeweils ausgegebenen Pul- ses, sodass die Pulse nach dem Verzögern in gleichmäßigen zeitlichen Abständen aufeinander folgen. Die erforderliche Verzögerungszeit berechnet sich aus dem Quotienten von aber- laufrest und Frequenzwort. Zur Verzögerung wird üblicherweise eine sogenannte angezapfte Verzögerungsleitung (delay-line) verwendet. Mit ihr lässt sich die Zeitauflösung erhöhen und

dadurch das"Jittern"vermindern. Hierzu befinden sich mehre- re Verzögerungsglieder in der Verzögerungsleitung hinterein- ander, die in der Summe den Takt um genau eine Periode verzö- gern.

Als Verzögerungsglieder können beispielsweise digitale Inverter-Ketten verwendet werden, deren Verzögerungszeiten mit Hilfe eines Steuerstroms eingestellt werden. Hinter jedem einzelnen Verzögerungsglied befindet sich eine Anzapfung, die dann z. B. über einen Multiplexer auf den Ausgang geschaltet werden kann. Die hintereinander geschalteten einzelnen Verzö- gerungselemente sind dabei beispielsweise als Logikblöcke in einem ASIC integriert.

Mittels eines Steuersignals, welches unter Verwendung des oben genannten Divisionsergebnisses des von der DDS ausgege- benen Rests und dem Frequenzwort gebildet wird, kann dann die entsprechende Anzapfung der Verzögerungsleitung bestimmt wer- den. Die Anzapfung, an welcher der Impuls abgegriffen und zum Ausgang der Schaltung geleitet wird, wird dabei so gewählt, dass der tatsächliche Zeitpunkt der Flanke dem idealen Zeit- punkt nahe kommt.

Der frequenzbestimmende Ausgangsimpuls einer solchen DDS mit einer entsprechenden nachgeschalteten Verzögerungseinrichtung besitzt dann eine Zeitauflösung, die der eigentlichen Takt- dauer, geteilt durch die Anzahl der Verzögerungsglieder, d. h. der Anzapfungen, entspricht. So wird das"Jittern"vermin- dert. Eine Verbesserung lässt sich noch erreichen, in dem beispielsweise durch geeignetes Dithern zwischen den dem idealen Zeitpunkt nächstliegenden Anzapfungen N, N-1 und z.

B. N+1 variiert wird.

Das gesamte Verfahren setzt jedoch voraus, dass die Takt- periode durch die Verzögerungselemente in exakt gleichartige Teile aufgeteilt wird. Damit dies annähernd gut gelingt, wird die Verzögerungsleitung in einer Realisierung so ausgelegt,

dass ein Impuls exakt eine Taktperiode benötigt, um sie ganz zu durchlaufen. Durch einen Steuerstrom lässt sich dabei die Gesamtverzögerungszeit vom Anfang bis zum Ende der angezapf- ten Verzögerungsleitung innerhalb gewisser Grenzen regeln.

Diese Einstellung der Gesamtverzögerungszeit geschieht in der Regel mittels einer Regelschleife. Die Streuung der einzelnen Verzögerungselemente und der Signallaufzeiten zwischen ihnen und dem Multiplexer hingegen lässt sich jedoch dadurch nicht beeinflussen. Genau diese Streuung hat aber einen sehr star- ken Einfluss auf die Qualität des Ausgangssignals. Eine un- gleichförmige Aufteilung der Taktperiode entspricht einer Nichtlinearität, welche wiederum diskrete Störlinien im Spek- trum hervorrufen kann.

Des Weiteren ist bei diesem Verfahren die kleinste Zeitein- heit der Zeitunterschied zwischen zwei Anzapfungen der Verzö- gerungsleitung. Beim"Dithering"gemäß diesem Stand der Tech- nik wird lediglich beeinflusst, an welcher Anzapfung der Ver- zögerungsleitung der Abgriff der Taktflanke erfolgt. In Aus- nahmefällen kann auch ein Übertrag auf einen benachbarten Takt erfolgen. Es kann jedoch keine kleinere Zeitauflösung gewählt werden. Durch dieses grobe Zeitraster und das Dithe- ring wird ein Rauschteppich erzeugt, dessen Höhe je nach An- wendung auch störend sein kann.

Es ist Aufgabe der Erfindung, eine Alternative zu diesem Stand der Technik zu schaffen, welche die Erzeugung eines qualitativ guten Signals mit einstellbarer Frequenz ermög- licht. Insbesondere sollen die diskreten Störlinien im Spek- trum abgesenkt werden und der durch das Dithering im Lei- stungsdichtespektrum erzeugte Rauschteppich niedrig gehalten werden.

Diese Aufgabe wird erfindungsgemäß durch ein Verfahren gemäß Anspruch 1 und eine Schaltung gemäß Anspruch 18 gelöst.

Erfindungsgemäß wird bei dem Verfahren bzw. bei der Vorrich- tung durch geeignete Mittel ein Variationssignal erzeugt und die beim Durchlaufen der gesamten Verzögerungseinrichtung auftretenden Verzögerungszeiten der an einer bestimmten An- zapfung abgegriffenen Pulse werden in Abhängigkeit von dem Variationssignal variiert. Durch diese Variation der Verzöge- rungszeiten wird das feststehende Zeitraster der durch die Anzapfungen vorgegebenen diskreten Verzögerungsstufen aufge- hoben und so eine kleinere Zeitauflösung erreicht, als die Verzögerung zwischen zwei aufeinanderfolgenden Anzapfungen.

Das Variationssignal kann hierbei zum einen dem Stellsignal, mit dem die Gesamtverzögerungszeit der Verzögerungs- einrichtung über alle Anzapfungen eingestellt wird, überla- gert werden. Das heißt, es wird beispielsweise bei der Ein- stellung der Gesamtverzögerungszeit der Verzögerungsleitung mit Hilfe eines Steuerstroms diesem Steuerstrom der angezapf- ten Verzögerungsleitung das Variationssignal überlagert. A1- lerdings beeinflusst diese Variante nicht alle Anzapfungen der Verzögerungsleitung gleich stark.

Die variable Verzögerung kann zum andern beispielsweise auch in Form eines von dem Variationssignal angesteuerten Ver- zögerungsgliedes am Beginn der Verzögerungseinrichtung bei- spielsweise als erstes Glied der angezapften Verzöger- ungsleitung oder als zusätzliches, dem ersten Glied vorausge- hendes Glied, eingefügt werden. Ein Chip mit einer Verzöge- rungsregelschleife bietet in der Regel ohnehin die Möglich- keit, elektrisch einstellbare Verzögerungselemente zu inte- grieren. Ein solches variables Verzögerungselement ließe sich auch nutzen, um das Ausgangssignal variabel zu verzögern, d. h. das zusätzliche Verzögerungsglied wird am Ausgang der Ver- zögerungseinrichtung eingefügt. Ebenso kann die variable Ver- zögerung auch in die Taktversorgung einer angezapften Verzö- gerungsleitung eingefügt werden.

Wenn die Schwankungsbreite, die sich mit einem variablen Ver- zögerungsglied erreichen läßt, nicht ausreicht, können im Prinzip auch mehrere variable Verzögerungsglieder, z. B. in Reihenschaltung, verwendet werden.

Das Variationssignal kann ein Rauschsignal oder ein belie- biges anderes Signal sein, beispielsweise ein Signal, welches vom Quotienten aus Uberlaufrest und Frequenzwort abgeleitet wird. Mit Hilfe einer Überlagerung mit einem Rauschsignal er- reicht man, dass die Verzögerungszeiten der einzelnen Verzö- gerungsglieder nicht konstant sind, sondern eine beliebig einstellbare Variation erzielt wird. Man führt in diesem Fall eine Art Dither ein, welcher jedoch mit einer ideal unendli- chen Zeitauflösung arbeitet, da er auf eine analoge Steuer- größe angewendet wird. Diskrete Störlinien, die wie oben be- schrieben auf die ungleichen Verzögerungszeiten der einzelnen Verzögerungselemente zurückzuführen sind, werden somit abge- senkt. Die Variation kann dabei viel feiner erfolgen als mit dem herkömmlichen Dithering. Dazu muss das einstellbare Ver- zögerungselement mit einem rauschartigen Signal geeigneten Spektrums und passender Verteilungsdichte des Rauschwerts an- gesteuert werden. Die Verwendung einer analogen Rauschquelle wäre hier möglich. Ebenso ist aber auch der Einsatz von Fil- tern und auf Pseudo-Zufallszahlen oder Zufallszahlen beruhen- der Quellen möglich.

Bei einer bevorzugten Ausführungsform wird für jede der An- zapfungen der Verzögerungseinrichtung getrennt die Abweichung der Verzögerungszeit von einem Sollwert ermittelt und unter Berücksichtigung dieser Abweichung für jede der Anzapfungen ein Variationssignal erzeugt, welches die Abweichung zumin- dest teilweise kompensiert. In diesem Fall wird die Quelle, die das Variationssignal liefert, auch von der DDS bzw. dem Steuersignal, z. B. dem Rest nach dem Überlauf, beeinflusst.

Selbstverständlich ist die Erfindung nicht auf Verzöger- ungseinrichtungen mit den bisher genannten Verzögerungs-

leitungen beschränkt, sondern kommt im Prinzip auch für jede andere Verzögerungseinrichtung mit diskreten Stufen, bzw. im Prinzip auch für Verzögerungseinrichtungen mit sehr feinen Stufen bis hin zu kontinuierlichen Verzögerungseinrichtungen, als zusätzliche Korrektureinrichtung in Frage. In diesem Sin- ne ist der Begriff"Anzapfung"auch allgemein als Ausgang ei- ner Verzögerungseinrichtung zu verstehen, an der ein dort ab- gegriffener Puls eine bestimmte, definierte Verzögerungszeit zurückgelegt hat.

Vorzugsweise werden die verzögerten Pulse einer Oszillator- schaltung mit einem abstimmbaren Oszillator, besonders bevor- zugt einem sogenannten Phasenregelkreis (PLL = Phase Locked Loop) zugeführt, wie das auch bei den bisherigen Verfahren nach dem Stand der Technik der Fall ist. Auf diese Weise wer- den störende spektrale Anteile abseits der gewünschten Fre- quenz unterdrückt. Die PLL dient hierbei als Filter für das Ausgangssignal der Pulse Output DDS und wirkt dabei als Band- pass, der sich auf die Frequenz der DDS einstellt. Bei der PLL kann es sich auch um eine Offset-PLL handeln. Selbstver- ständlich ist es aber auch möglich, die erfindungsgemäß er- zeugten Pulse direkt als Signal zu verwenden und beispiels- weise nur durch einen einfachen Filter laufen zu lassen.

Die Abweichung der Verzögerungszeit der einzelnen Anzapfungen von dem jeweiligen Sollwert werden vorzugsweise durch einen Vergleich der Pulse am Ausgang der Verzögerungseinrichtung mit einer Referenzschwingung gleicher Frequenz ermittelt. Es kann sich hierbei um eine beliebige Referenzschwingung han- deln.

Vorzugsweise wird die Referenzschwingung aus den Pulsen am Ausgang der Verzögerungseinrichtung erzeugt, wobei es sich anbietet, das Ausgangssignal des nachgeschalteten Phasen- regelkreises als Referenzschwingung zu verwenden. Die Abwei- chung der Verzögerungszeit wird dabei vorteilhafterweise da- durch ermittelt, dass mittels eines Phasenvergleichers der

Zeitunterschied zwischen dem verzögerten Puls, d. h. dem Aus- gangssignal hinter der Verzögerungseinrichtung, und dem Aus- gangssignal des Phasenregelkreises gemessen wird. Hierzu muss im Prinzip nur das Ausgangssignal des Phasenregelkreises, ge- gebenenfalls über Frequenzteiler/-vervielfacher oder nach ei- ner Frequenzverschiebung, auf einen Referenzeingang des Pha- senvergleichers geschaltet werden. Das Verfahren kommt folg- lich ohne eine separate Referenzschwingung aus und nutzt stattdessen den Effekt, dass das Ausgangssignal der nachge- schalteten Oszillatorschaltung reiner ist als das Eingangs- signal, d. h. das Ausgangssignal der eigentlichen Pulse Out- put DDS.

Die erfindungsgemäße Schaltung weist vorteilhafterweise au- ßerdem eine Speichereinrichtung mit mehreren den Anzapfungen zugeordneten Speicherstellen auf, in welchen das Variations- signal bzw. ein Parameter zur Erzeugung des Variationssignals für jede Anzapfung gespeichert wird. Bei dem Parameter zur Erzeugung des Variationssignals kann es sich beispielsweise um die Abweichung der Verzögerungszeit vom Sollwert handeln.

Um über das Steuersignal jeweils die geeignete Anzapfung aus- zuwählen und das zugehörige Variationssignal anzulegen, weist die Schaltung eine geeignete Adresslogik auf.

Die Schaltung ist also vorzugsweise mit einem Regelkreis auf- gebaut, wobei der Regelkreis im wesentlichen aus einem Pha- senvergleicher zum Vergleichen der am Ausgang der Verzöge- rungseinrichtung anliegenden Pulse mit einer Referenzschwin- gung, einer Speichereinrichtung mit mehreren Speicherstellen und geeigneten Mitteln zur Veränderung der Verzögerungszeit, beispielsweise dem variabel einstellbaren Verzögerungsglied, besteht.

Hierbei kann es sich sowohl um einen analogen Regelkreis mit einem vor der Speichereinrichtung angeordneten Demultiplexer und einem der Speichereinrichtung nachgeordneten Multiplexer, als auch um einen digitalen Regelkreis mit einer digitalen

Speichereinrichtung und einem der Speichereinrichtung nachge- schalteten Digital-/Analog-Wandler handeln. Da dieser Digi- tal-/Analog-Wandler ein Teil des Regelkreises ist und somit Fehler des Digital-/Analog-Wandlers automatisch mit kompen- siert werden, kann hier, anders als bei der eingangs genann- ten"analogen DDS', ein einfacher, kostengünstiger Digital- /Analog-Wandler verwendet werden. Selbstverständlich ist es auch möglich, für jede Speicherstelle ein eigenes Verzöge- rungsglied zu verwenden, sofern es auf die Anzahl der ver- schiedenen Bausteine nicht ankommt. In diesem Fall werden un- ter Umständen Multiplexer und/oder Demultiplexer nicht benö- tigt.

Die konkrete Ausgestaltung der Schaltung zur Durchführung des erfindungsgemäßen Verfahrens ist in weiten Bereichen belie- big.

Bei einem besonders bevorzugten Ausführungsbeispiel wird der Phasenvergleicher des der Verzögerungseinrichtung nachge- schalteten Phasenregelkreises gleichzeitig als Phasenverglei- cher für den Regelkreis zur Ermittlung der Variationssignale verwendet. Das heißt, es wird der ohnehin vorhandene Phasen- komparator des Phasenregelkreises mitbenutzt.

Die angezapfte Verzögerungsleitung kann bei dem erfindungs- gemäßen Verfahren übrigens in ihrer Stufenzahl reduziert, z. B. halbiert werden, wenn die Adresslogik in der ursprüng- lichen Breite weiterhin am Speicher anliegt. Für den Regel- kreis würde es bei einer Halbierung der Anzapfungszahl so aussehen, als wäre die Verzögerungsleitung sehr inhomogen ; dementsprechend würde ein Variationssignal mit einer größeren Variationsbreite benötigt. Dies wäre beispielsweise durch ein nachfolgendes Verzögerungsglied mit einem größeren Stellbe- reich möglich.

Selbstverständlich kann auch umgekehrt bei gleicher Anzahl von Anzapfungen die Division verfeinert und die Anzahl der

Speicherstellen erhöht werden, um das"JitternM weiter zu vermindern und die Auflösung zu erhöhen. Bei einer solchen Version wird selbstverständlich für den Speicher auch eine Adresslogik mit einer höheren Auflösung benötigt, als für die Verzögerungsleitung selbst. Das lässt sich soweit steigern, dass eine Interpolation zwischen den abgespeicherten Werten für die analoge Verzögerung möglich wird, um das Anwachsen des Speicherbedarfs in Grenzen zu halten. Auf diese Weise kann über die Interpolation eine nahezu stufenlos einstellba- re Verzögerung erreicht werden. Dies kann digitales Dithering und Noise-Shaping überflüssig machen.

Im Prinzip kann die Ermittlung der zu speichernden Varia- tionssignale bzw. der Parameter zur Erzeugung der Varia- tionssignale permanent während des Betriebes durchgeführt werden. Das heißt, es wird immer ein ständiger Abgleich der Variationssignale bzw. der Verzögerungszeiten an den jewei- ligen Anzapfungen während des normalen Betriebs durchgeführt.

Dabei können sich jedoch Fehler dadurch ergeben, dass der Uberlauf des Akkumulators nur mit einer begrenzten zeitlichen Auflösung auf eine Anzapfung abgebildet werden kann. Der ver- bleibende"Jitter"beeinflusst die Regelschleife zum Abgleich der Speicherinhalte. Deshalb ist mit mehr oder weniger zufäl- ligen Fehlern bei den Speicherinhalten und damit auch bei der analogen Verzögerung zu rechnen. Wenn die Fehler eher zufal- lig sind, ergibt sich ein etwas höherer Rauschteppich. Wenn sie mit einer gewissen Regelmäßigkeit oder Periodizität wie- derkehren, entstehen spektrale Störlinien. Hinzu kommt, dass bei Verwendung einer solchen Schaltung in einem Mobiltelefon oder dergleichen beim Sendebetrieb die Winkelmodulation die Frequenz verstimmt und sich insbesondere die nachfolgende Os- zillatorschaltung, beispielsweise die PLL, nicht ganz im sta- tionären Zustand befindet und sich folglich nicht als Refe- renz eignen würde.

Bei einer Verwendung der eigenen Ausgangsfrequenz der Gesamt- schaltung als Referenzfrequenz sollte ein solcher Selbst- abgleich nur bei stationärer Frequenz freigegeben werden. Die Ermittlung der zu speichernden Variationssignale bzw. der Pa- rameter zur Erzeugung der Variationssignale könnte daher am besten in einem speziellen Abgleichmodus erfolgen, welcher von dem normalen Betriebsmodus abweicht. Hierzu weist die Schaltung vorzugsweise Mittel zur Unterbrechung des Regel- kreises zwischen dem Phasenvergleicher und der Speicherein- richtung auf. Nur bei geschlossenem Schalter findet ein Ab- gleich statt und ansonsten werden die Signale des Phasenver- gleichers nicht dazu genutzt, um die Speicherinhalte zu ver- ändern. Auch eine variable Abgleichsgeschwindigkeit kann je nach Einsatz vorteilhaft sein. Dementsprechend sollte die Schaltung vorzugsweise Mittel zur Veränderung der Abgleichs- geschwindigkeit aufweisen.

Im Abgleichmodus wird die Verzögerungseinrichtung vorzugswei- se mit einer vorgegebenen Steuersignalfolge betrieben, sodass die Abweichungen der Verzögerungszeit vom jeweiligen Sollwert für die verschiedenen Anzapfungen in einer bestimmten Häufig- keit und Abfolge während des Abgleichmodus ermittelt werden.

Hierbei sollten der Inhalt des Akkumulators der DDS und das Frequenzwort so gewählt werden, dass alle Anzapfungen genutzt werden, und zwar möglichst gleich oft. Weiterhin sollte dafür gesorgt sein, dass mit jedem ausgegebenen Impuls die An- zapfung gewechselt wird und die gleiche erst wieder an die Reihe kommt, wenn zwischenzeitlich alle anderen Anzapfungen aktiv waren. Schließlich sollte der Divisionswert, der die Anzapfungen bestimmt, in der Mitte des Intervalls liegen, das der jeweiligen Anzapfung zugeordnet ist. Ein evtl. verwende- tes Dithering und Noise-Shaping für den Normalbetrieb sollten für diesen Abgleichmodus deaktiviert werden.

Ein solcher Abgleichmodus bietet insbesondere auch bei einem burstweisen Betrieb, wie er beim sogenannten TDMA-Verfahren (Time Division Multiple Access) im Mobilfunk vorkommt, in

Kombination mit einem digitalen Speicher den Vorteil, dass sich nicht bei jedem Einschalten des Frequenzsynthesizers die Kompensationsschaltung selbst neu abgleichen muss, um die möglicherweise nicht mehr korrekt erhaltenen Speicherinhalte aufzufrischen. Vielmehr können die digitalen Werte auch zwi- schen den Bursts gut unverfälscht erhalten werden, und es gibt mit dem Abgleichmodus ein geeignetes Verfahren, um sie von Zeit zu Zeit sehr effizient zu aktualisieren.

Vorzugsweise wird der Abgleichmodus in regelmäßigen zeitli- chen Abständen und/oder nach einer Veränderung der Betriebs- bedingungen, wie beispielsweise der Betriebstemperatur von bestimmten Elementen der Schaltung oder der Versorgungsspan- nung, aktiviert. So werden die Werte für die Variationen den Veränderungen bestimmter Parameter, die die Verzöge- rungsleitungen beeinflussen, wie Temperatur und Versorgungs- spannung, nachgeführt.

Da das System im Prinzip unterbestimmt ist, kann es vor- kommen, dass der Speicherinhalt für einzelne Anzapfungen au- ßerhalb des zulässigen Wertebereichs geschoben wird.

Um dies zu verhindern, ist es sinnvoll, bei einem Abgleich ein Variationssignal bzw. einen Parameter zur Erzeugung des Variationssignals einer bestimmten Anzapfung konstant zu hal- ten und die gespeicherten Variationssignale bzw. die Parame- ter zur Erzeugung der Variationssignale der anderen Anzapfung relativ zu dieser bestimmten Anzapfung abzugleichen. Das heißt, es wird beispielsweise für die erste Anzapfung eine feste, z. B. eine mittlere Verzögerung vorgegeben und beim Abgleich der ersten Anzapfung nicht dieser Wert verändert, sondern alle anderen Werte um den entsprechenden Betrag in Gegenrichtung verschoben.

Bei einer alternativen Abgleichmethode werden, sobald bei ir- gendeiner Anzapfung der zulässige Wertebereich überschritten wird, entweder statt einer weiteren Verschiebung des Wertes

für die betreffende Anzapfung alle anderen Speicherinhalte in die Gegenrichtung verschoben. Alternativ kann auch, nach Auf- teilung in einen Anteil innerhalb und einen Anteil außerhalb des Stellbereichs, der innerhalb liegende Anteil der betrof- fenen Anzapfung und der außerhalb liegende Anteil allen ande- ren Anzapfungen mit umgekehrten Vorzeichen zugewiesen werden.

Die Verschiebung der Werte der anderen Anzapfungen kann ent- weder für alle gleichzeitig und sofort oder separat für jeden Wert jeweils dann erfolgen, wenn der betreffende Wert ohnehin aktualisiert wird.

Eine weitere Möglichkeit besteht darin, die Lage der Werte innerhalb des jeweiligen Stellbereichs (z. B. Minimum, Maxi- mum, Mittelwert und/oder Median) bei jeder Speicheraktuali- sierung mit zu berücksichtigen.

Insbesondere in den beiden erstgenannten Fällen sollte der Selbstabgleich für eine kurze Zeit ausgesetzt oder die Ab- gleichgeschwindigkeit reduziert werden, bis die nachfolgende Oszillatorschaltung sich auf die neue mittlere Verzögerung eingeschwungen hat und wieder ein einwandfreies Referenzsi- gnal liefert.

Die der Verzögerungseinrichtung nachgeschaltete Oszilla- torschaltung bzw. PLL weist vorzugsweise eine veränderliche oder umschaltbare Bandbreite auf. Eine niedrige Bandbreite hat Vorteile bei dem Selbstabgleich im Abgleichmodus, da hier die Referenzfrequenz besonders gut ist. Sie hat ebenfalls Vorteile, wenn die Schaltung als Lokaloszillator zum Herun- termischen beim Empfang verwendet werden soll. Eine hohe Bandbreite hat dagegen Vorteile, um ein schnelles Einschwin- gen der Schaltung zu erreichen oder aber für die Verwendung zum Senden mit Winkelmodulation. Der Vorteil einer PLL mit veränderlicher Bandbreite kann alternativ auch dadurch er- reicht werden, dass parallel mehrere Oszillatorschaltungen bzw. PLL's mit unterschiedlichen Bandbreiten vorhanden sind.

Das erfindungsgemäße Verfahren arbeitet hierbei ohne eine au- ßere Referenz, da die Referenz vom Ausgangssignal der gesam- ten Frequenzsyntheseschaltung abgeleitet ist. Es wird einfach die spektral reinere Schwingung am Ende des Phasenregelkrei- ses verwendet. Die Abgleichfehler im Verlauf des Abgleichs nehmen folglich auch dadurch ab, dass mit dem Ausgangssignal der gesamten Frequenzsyntheseschaltung die Referenz ebenfalls besser wird. Das heißt, es handelt sich hierbei letztendlich um ein Verfahren, was auf iterative Weise während des Ab- gleichverfahrens zu einem optimalen Wert gelangt.

Die Erfindung wird im folgenden unter Hinweis auf die bei- gefügten Zeichnungen anhand von Ausführungsbeispielen näher erläutert. Die dargestellten sowie die oben und nachfolgend beschriebenen Merkmale können nicht nur in den genannten Kom- binationen, sondern auch einzeln oder in anderen Kombina- tionen erfindungswesentlich sein. Im Übrigen wird aus- drücklich darauf hingewiesen, dass auch Merkmale, die nur im Zusammenhang mit dem erfindungsgemäßen Verfahren dargestellt sind, bezüglich der Schaltung zur Durchführung des Verfahrens erfindungswesentlich sein können und umgekehrt. Es zeigen : Figur 1 ein schematisches Schaltbild einer erfindungsgemäßen Schaltungsanordnung gemäß einem ersten Ausführungsbeispiel ; Figur 2 ein schematisches Schaltbild einer erfindungsgemäßen Schaltungsanordnung gemäß einem zweiten Ausführungsbeispiel ; Figur 3 ein schematisches Schaltbild einer erfindungsgemäßen Schaltungsanordnung gemäß einem dritten Ausführungsbeispiel ; Figur 4 ein schematisches Schaltbild einer Verzögerungsein- richtung mit einem nachfolgenden Phasenregelkreis und einem analogen Regelkreis zur Erzeugung eines Variationssignals für die einzelnen Anzapfungen ;

Figur 5 ein schematisches Schaltbild einer Verzögerungsein- richtung mit einem nachfolgenden Phasenregelkreis und einem digitalen Regelkreis zur Erzeugung eines Variationssignals für die einzelnen Anzapfungen ; Figur 6 ein schematisches Schaltbild einer alternativen Spei- chereinrichtung für den Regelkreis einer Schaltung gemäß Fi- gur 5.

In Figur 1 ist eine Verzögerungseinrichtung (1) dargestellt, welche im Wesentlichen aus einer üblichen Delay-Locked-Loop (DLL) mit einer Verzögerungsleitung 2 mit mehreren Abgriffen besteht. In dieser DLL wird die Summe der Einzelverzögerungen über eine Phasenregelschleife mit einem Phasendiskriminator PD und einem Tiefpass TP durch eine Steuergröße ST justiert.

Der DLL wird eingangs ein Taktsignal mit aufeinanderfolgenden Pulsen P aufgegeben. Der geeignete Abgriff wird über die Steuersignale SS der Pulse Output DDS-Schaltung selektiert.

Die DDS-Schaltung ist in üblicher Weise mit einem Taktsignal TS und dem Frequenzwort FW beschaltet. Im vorliegenden Fall erhält die DDS das gleiche Taktsignal wie die DLL. Im Prinzip kann die DDS jedoch auch mit einem anderen Taktsignal glei- cher Frequenz versorgt werden.

Bei dem Steuersignal SS handelt es sich im vorliegenden Fall um eine Adresse, die die jeweilige gewünschte Anzapfung der Verzögerungsleitung 2 bestimmt und die vom jeweils beim Über- lauf am Akkumulator der DDS anstehenden Rest bzw. dem Quoti- enten von Rest und Frequenzwort bestimmt wird. Dieses Steuer- signal wirkt gleichzeitig auch als Freigabesignal, d. h. es bestimmt, ob überhaupt ein Puls abgegriffen wird, oder nicht.

Das an der Verzögerungsleitung 2 anliegende Ausgangssignal AS wird üblicherweise zum Erhalt des gewünschten Ausgangssignals durch einen Filter, vorzugsweise durch eine Oszillator- schaltung mit einem abstimmbaren Oszillator, beispielsweise eine sogenannte Phasenregelschleife (PLL) mit einem VCO, ge-

führt (in Fig. 1 nicht dargestellt). Eine aus Phasen- vergleicher, Loop-Filter und VCO bestehende Phasenregel- schleife wirkt dabei wie ein schmalbandiges Filter mit varia- bler Mittelfrequenz, das im Spektrum Störungen unterdrückt.

ErfindungsgemäB wird dem Steuersignal ST, welches die Summe der Einzelverzögerungen der Verzögerungsleitung 2 justiert, in einem Signaleinkoppler 6 ein Signal VS überlagert, sodass der Wert der einzelnen Verzögerungszeiten an den einzelnen Abgriffen variiert wird. Als Signalquelle 7 dient hier ein Rauschgenerator, welcher ein rauschartiges Signal mit einem geeigneten Spektrum und passender Verteilungsdichte des Rau- schwertes liefert. Auf diese Weise wird erreicht, dass die Verzögerungszeiten der einzelnen Verzögerungsglieder nicht konstant sind, sondern eine dem Rauschen entsprechende Vari- anz aufweisen. Bei einer einstellbaren Signalquelle ist so eine beliebig einstellbare Varianz erzielbar.

Figur 2 zeigt ein weiteres Ausführungsbeispiel. Hier ist dem Eingang der Verzögerungsleitung 2 ein variables separates Verzögerungsglied 4 vorgeschaltet. Die Verzögerungszeit die- ses Verzögerungsglieds 4 wird über das Variationssignal VS mittels der Signalquelle 7 eingestellt, wobei es sich wieder- um um einen Rauschgenerator oder dergleichen handelt.

In einer alternativen Ausführungsvariante liegt das Verzöge- rungsglied 4 am Takteingang der gesamten Verzögerungsein- richtung 1 an. Das heißt, es wird auch der Takt des Phasen- diskriminators PD entsprechend verzögert. Im Prinzip kann so- gar der Takteingang der DDS selbst ebenfalls verzögert wer- den.

Figur 3 zeigt eine weitere Variante mit einem Verzögerungs- glied 5 und einer Signalquelle 7 zur Erzeugung eines Rausch- signals. Das Verzögerungsglied 5 befindet sich hier zwischen dem Ausgang der Verzögerungsleitung 2, d. h. am Ende der Ver- zögerungseinrichtung 1, und direkt vor einer nachgeschalteten

PLL 8. Die Verzögerungsleitung 2 bleibt dabei selbst von dem über das durch den Rauschgenerator 7 erzeugte Variations- signal VS eingeführten Dither unberührt. Die Steuersignale SS für die Verzögerungsleitung 2 werden wiederum von der DDS geliefert.

Die Figuren 4 und 5 zeigen spezielle Ausführungsbeispiele für die Erzeugung eines Variationssignals VS, welches separat für jede Anzapfung 3 der Verzögerungsleitung 2 erzeugt wird und die Abweichungen der Verzögerungszeit jeder einzelnen An- zapfung 3 von ihrem idealen Sollwert berücksichtigt. Figur 4 zeigt hierbei eine analog aufgebaute Variante und Figur 5 ei- ne digital aufgebaute Variante. Es ist dabei jeweils nur die Verzögerungseinrichtung 1, die nachfolgende PLL 8 und der Re- gelkreis AR, DR zur Erzeugung und Speicherung der Variations- signale VS dargestellt. Die äußere Beschaltung der gesamten DDS und insbesondere der Regelkreis zur Einstellung der Ge- samtverzögerungszeit der Verzögerungsleitung 2 entspricht im Wesentlichen der Figur 3. Ebenso ist das variable Verzöge- rungsglied 5 an der gleichen Stelle wie in Figur 3 positio- niert. Lediglich wird das Variationssignal VS nicht mittels eines Rauschgenerators 7, sondern über die dargestellten Re- gelkreise AR, DR erzeugt.

Das Steuersignal SS, welches unter Verwendung des Divisi- onsergebnisses des Quotienten von Uberlaufrest und Fre- quenzwort gebildet wird, wird in einen Multiplexer 17 ge- führt, über den der Puls P an der gewünschten Anzapfung 3 ab- gegriffen und an das analoge Verzögerungsglied 5 weitergelei- tet wird. Von diesem analogen Verzögerungsglied 5 gelangt der Puls weiter zu der Phasenregelschleife (PLL) 8. Diese Phasen- regelschleife 8 besteht auch hier aus einem Phasenvergleicher 10, einem nachfolgenden Loop-Filter 11 und einem einstellba- ren Oszillator 9, im vorliegenden Fall einem VCO 9. Der Aus- gang des VCO 9 ist auf den Phasenvergleicher 10 zurückgekop- pelt. Die Rückkopplung kann hierbei auch zur Erzeugung einer entsprechend höheren oder niedrigeren Frequenz über einen

Frequenzteiler FT (wie in Figur 3 dargestellt) oder einen Frequenzvervielfacher erfolgen.

Insbesondere wenn der Phasenregelkreis 8 ein schmalbandiges Loop-Filter 11 hat, ist das Ausgangssignal AS reiner als das Eingangssignal. Daher kann das Ausgangssignal AS des Phasen- regelkreises 8 als Referenzsignal genutzt werden, um die Ab- weichungen der von der Verzögerungseinrichtung 1 kommenden Pulse P vom Sollwert zu bestimmen. Selbstverständlich lassen sich hierbei nur die Teile der Abweichungen messen, die vom Phasenregelkreis 8 ausgeregelt werden.

Zur Messung dieser Abweichungen wird der in dem Phasen- regelkreis vorhandene Phasenvergleicher 10 mitbenutzt. Das heißt, es wird einfach das am Ausgang des Phasenvergleichers 10 anliegende Signal als Maß für die Abweichungen der Verzö- gerungszeit der Verzögerungseinrichtung 1 vom Sollwert genom- men. Selbstverständlich sind diese Abweichungen für jede An- zapfung 3 der Verzögerungsleitung 2 unterschiedlich. Das heißt, es muss eine unterschiedliche Nachkorrektur durch das Verzögerungsglied 5 für jede Anzapfung 3 der Verzögerungs- leitung 2 erzeugt werden.

Bei dem analogen Regelkreis AR gemä Figur 4 werden hierzu die Signale am Ausgang des Phasenvergleichers 10 über einen Demultiplexer 14 einer Speichereinrichtung 12 zugeführt, wel- che im vorliegenden Ausführungsbeispiel genau so viele Spei- cherstellen 13 bzw. Speicherelemente aufweist wie es An- zapfungen 3 in der Verzögerungsleitung 2 gibt. Der Demulti- plexer 14 ist an die gleiche Steuerleitung wie der Multiple- xer 17 der Verzögerungsleitung 2 angeschlossen, sodass über das Steuersignal SS entsprechend für die jeweilige gewählte Anzapfung 3 die zugehörige Speicherstelle 13 der Speicherein- richtung 12 ausgewählt wird. Symmetrisch hierzu wird über ei- nen Multiplexer an der jeweiligen Speicherstelle 13 der Spei- chereinrichtung 12 der gespeicherte Wert abgerufen und als Variationssignal VS dem Verzögerungsglied 5 übergeben, sodass

hier die zu der jeweiligen Anzapfung 3 gehörige Verzögerung eingestellt wird.

Bei den Speicherstellen 13 kann es sich um Integratoren han- deln, die beispielsweise entsprechend auf-und entladen wer- den, je nachdem, ob bei der gewählten Anzapfung 3 die Impuls- ausgabe gegenüber dem Referenzsignal zu früh oder zu spät war. Die betreffende Speicherstelle 13 addiert dabei die Flä- che des Fehlerimpulses durch ihr integrierendes Verhalten zum zuvor gespeicherten Wert. Ebenso ist ein Tiefpassverhalten der Speicherstellen 13 möglich. Vorzugsweise wird, wie in Fi- gur 4 dargestellt, das Verzögerungsglied 5 über einen Treiber 16, insbesondere mit einem hochohmigen Eingang, angesteuert, um die Speicherstellen 13 nicht zu belasten und dadurch zu entladen.

Durch einen Schalter 18 im analogen Regelkreis AR ist jeweils festlegbar, ob die im Speicher 12 vorhandenen Speicherwerte neu abgeglichen werden oder nicht.

Figur 5 zeigt einen Aufbau mit einem digitalen Regelkreis DR.

Die Verzögerungseinrichtung 1 mit der Verzögerungsleitung 2 und dem Verzögerungsglied 5 sowie die Phasenregelschleife 8 entsprechen wiederum dem Aufbau gemäß Figur 4.

Bei dem digitalen Regelkreis DR wird das Signal hinter dem Phasenvergleicher 10 zunächst in einer Integrate & Dump- Einheit 24 aufintegriert. Die Integrate & Dump-Einheit 24 sorgt dafür, dass aus verschieden breiten Pulsen Pulse glei- cher Lange mit unterschiedlicher Höhe erzeugt werden. Sie ist rein optional und kann bei einer entsprechend anders aufge- bauten digitalen Schaltung auch weggelassen werden.

Das von der Integrate & Dump-Einheit 24 kommende Signal wird dann in einem Analog-/Digital-Wandler 22 umgewandelt. Der zu der entsprechenden Anzapfung 3 gehörige digitale Verzöge- rungswert, welchen der digitale Speicher 19, hier ein RAM,

enthält, wird mittels eines Addierers 20 zu dem empfangenen Fehlersignal addiert und die Summe wird in die gleiche Spei- cherstelle des Speichers 19 eingeschrieben. Der vom RAM 19 ausgegebene Wert wird außerdem in einem Digital-/Analog- Wandler 23 in das gewünschte Variationssignal VS umgewandelt, welches das Verzögerungsglied 5 ansteuert. Die jeweilige Speicherstelle im RAM 19 wird wiederum über das Steuersignal SS angesprochen, sodass die angesprochene Speicherstelle des Speichers 19 und die jeweilige Anzapfung 3 der Verzögerungs- leitung 2 zueinander koordiniert sind.

Zwischen Phasenvergleicher 10 und Speicher 19 kann außerdem eine Sample & Hold-Schaltung angeordnet werden, um die Signa- le zwischenzuspeichern und/oder zu verzögern, sofern dies notwendig ist. Eine solche Sample & Hold-Schaltung kann na- türlich auch in einem analogen Regelkreis eingesetzt werden.

Im vorliegenden Ausführungsbeispiel werden sämtliche digitale Bauelemente vom Ausgangssignal AS der Schaltung getaktet.

Prinzipiell ist es aber auch möglich, einen geeigneten sepa- raten Takt zu verwenden.

In einem nicht dargestellten Ausführungsbeispiel wird anstel- le des Analog-/Digital-Wandlers 22 nur ein zweiwertiger Schwellwertkomparator verwendet. Das heißt, es wird dann nur noch die Information weitergeleitet, ob der Puls von der Ver- zögerungseinrichtung 1 bzgl. des Referenzsignals zu früh oder zu spät angekommen ist, nicht aber die Höhe der Abweichung.

Dementsprechend befinden sich hinter dem Schwellwertkompara- tor Mittel zum Inkrementieren und Dekrementieren des Speiche- rinhalts jeweils um 1. Bei dieser Version wird folglich der Speicher nur um eine Stufe erhöht oder erniedrigt, sodass der Abgleich insgesamt langsamer durchgeführt wird. Auch der di- gitale Regelkreis DR gemäß Figur 5 weist einen Schalter 21 zur Unterbrechung des Abgleichmodus auf. Dieser Schalter 21 befindet sich hier direkt vor dem Speicher 19.

Figur 6 weist eine weitere zusätzliche Variante für einen di- gitalen Regelkreis auf. Bei dieser besonders vorteilhaften Ausführungsform wird automatisch über einen saldierenden Speicher dafür gesorgt, dass sich alle Werte für das Variati- onssignal um einen Mittelwert herum bewegen, sodass automa- tisch verhindert wird, dass das Variationssignal VS für eine Anzapfung 3 aus dem Regelbereich des Verzögerungsglieds 5 hinauslaufen kann. Die Abweichungswerte werden dabei im Prin- zip wie in der Schaltung gemäß Figur 5 über den Addierer 20 mit einem an der entsprechenden Speicherstelle des RAM 19 stehenden Wert addiert und an dieselbe Speicherstelle einge- schrieben. Ebenso wird auch hier der Wert über einen D/A- Wandler 23 in das Variationssignal für das Verzögerungsglied umgewandelt. Jedoch ist zum Start der RAM 19 mit mittleren Werten initialisiert. Zusätzlich werden die ins RAM 19 ge- schriebenen Abweichungen in einem saldierenden Speicher 25 mit summiert. Deshalb enthält der saldierende Speicher 25 stets die Summe der Abweichungen von den Initialisierungswer- ten im RAM 19. Der Mittelwert der Summe der Abweichungen wird bei 2N-Anzapfungen sehr einfach dadurch gebildet, dass die N letzten Bits abgeschnitten werden. Es wird so durch 2N ge- teilt. Dieser im saldierenden Speicher 25 gewonnene Mittel- wert wird wiederum in einem Addierer 26 von dem vom Analog- /Digital-Wandler 22 kommenden Wert abgezogen, sodass als Ab- weichungswert in den Speicher 19 lediglich die Abweichung vom Mittelwert eingeschrieben wird. Der saldierende Speicher wird hierzu anfangs mit 0 initialisiert.

Bekannte Verfahren wie z. B. das Dithering, die in einem fe- sten Taktraster arbeiten, werden bei dem erfindungsgemäßen Prinzip so angewendet, dass es zu Korrekturen mit einer viel feineren Auflösung als nach dem Stand der Technik kommt. Spe- ziell bei der Anwendung einer DDS mit einer Verzögerungslei- tung zur virtuellen Takterhöhung werden die dabei auftreten- den Probleme bezüglich der Genauigkeit der Verzögerungsele- mente reduziert. Das Ergebnis ist ein Ausgangssignal, welches günstigere spektrale Eigenschaften aufweist.

Mit der neuen Idee gelingt es folglich, eine Korrektur der Laufzeiten durchzuführen, die besser ist, als die Zeitauf- lösung der Anzapfungen dies an sich zuläßt, wobei nur ein oder mehrere Elemente mit variabler Verzögerung ähnlicher Art benötigt werden, wie sie ohnehin auf dem Chip integriert wer- den. Bei Einsatz der erfindungsgemäßen Verfahren zum Abgleich unter Verwendung des eigenen Ausgangssignals als Referenzsi- gnal gelangt man auf iterative Weise zu einem optimalen Aus- gangssignal.

Es bietet sich an, die DDS, die Verzögerungseinrichtung und den jeweiligen digitalen oder analogen Regelkreis einschließ- lich des Phasenvergleichers der PLL auf einem Chip zu inte- grieren. Dadurch wird die Anzahl der Schnittstellen mini- miert, was die Qualität des Ausgangssignals verbessert. Au- ßerdem ist diese kompakte Lösung in Geräten mit Platzbe- schränkungen, wie beispielsweise Mobiltelefonen, sehr vor- teilhaft.