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Title:
METHOD FOR MANUFACTURING CERAMIC ELECTRONIC COMPONENT AND CERAMIC ELECTRONIC COMPONENT
Document Type and Number:
WIPO Patent Application WO/2009/087839
Kind Code:
A1
Abstract:
Disclosed is a method for manufacturing a ceramic electronic component, wherein a ceramic electronic component mounted with a chip electronic component is efficiently manufactured by mounting the chip electronic component without requiring a mounting process in which a bonding material such as a solder or a conductive adhesive is used. Specifically, a chip electronic component (multilayer ceramic capacitor) (11) is mounted on an unburned laminate (32), which comprises a base layer (20) having a surface conductor (21) and a constraining layer (31) having a via-hole conductor (10a), in such a manner that a terminal electrode (13) is in contact with the via-hole conductor (10a). By burning the unburned laminate (32) in such a state, the surface conductor of the base layer and the terminal electrode of the chip electronic component are respectively fixed with the via-hole conductor through sintering. Consequently, the surface conductor and the terminal electrode are electrically connected with each other through the via-hole conductor.

Inventors:
OKADA, Yoshiko (10-1, Higashikotari 1-chome, Nagaokakyo-sh, Kyoto 55, 6178555, JP)
岡田 佳子 (〒55 京都府長岡京市東神足1丁目10番1号 株式会社村田製作所内 Kyoto, 6178555, JP)
Application Number:
JP2008/071936
Publication Date:
July 16, 2009
Filing Date:
December 03, 2008
Export Citation:
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Assignee:
Murata Manufacturing Co., Ltd. (10-1, Higashikotari 1-chome Nagaokakyo-sh, Kyoto 55, 6178555, JP)
株式会社村田製作所 (〒55 京都府長岡京市東神足1丁目10番1号 Kyoto, 6178555, JP)
OKADA, Yoshiko (10-1, Higashikotari 1-chome, Nagaokakyo-sh, Kyoto 55, 6178555, JP)
International Classes:
H05K3/46; H01G2/06
Attorney, Agent or Firm:
NISHIZAWA, Hitoshi (5Th Floor, Daido SeimeiMinami-kan, 1-2-11 Edobori,Nishi-ku, Osaka-sh, Osaka 02, 5500002, JP)
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Claims:
 表面導体を備え、セラミック粉末とガラス材料とを含有する基材層と、
 前記基材層の少なくとも一方主面に接するように配置され、かつ、低酸素雰囲気で焼成した場合には焼失しないが、前記低酸素雰囲気よりも酸素分圧を高くして焼成した場合には焼失する焼失材料を主たる成分として含有し、さらに前記表面導体と接続されるビアホール導体を備えた拘束層と、
 を具備する未焼成積層体を作製する積層体作製工程と、
 前記拘束層上にチップ型電子部品を、その端子電極が前記ビアホール導体と接するように搭載するチップ型電子部品搭載工程と、
 前記基材層の表面導体と前記ビアホール導体、および、前記チップ型電子部品の端子電極と前記ビアホール導体が、それぞれ焼結により固着し、前記表面導体と前記端子電極とが、前記ビアホール導体を介して電気的に接続された状態となるように、前記未焼成積層体を焼成する焼成工程とを備え、
 前記焼成工程は、
 前記低酸素雰囲気において前記未焼成積層体を焼成し、前記拘束層を構成する前記焼失材料を焼失させることなく、前記基材層を焼結させる第1焼成工程と、
 前記第1焼成工程より酸素分圧の高い条件で焼成を行い、前記拘束層を構成する前記焼失材料を焼失させる第2焼成工程とを含むこと
 を特徴とする、セラミック電子部品の製造方法。
 前記積層体作製工程において、前記拘束層表面の前記チップ型電子部品が搭載される領域であって、前記ビアホール導体が含まれる領域に凹部を形成することを特徴とする、請求項1記載のセラミック電子部品の製造方法。
 前記基材層の表面の、前記拘束層の前記凹部が形成された領域の裏面側と接する領域にも凹部を形成することを特徴とする、請求項2記載のセラミック電子部品の製造方法。
 前記積層体作製工程において、前記拘束層の上面側から前記チップ型電子部品に対応する大きさの凸部を有する金型を圧着することにより、前記凹部を形成することを特徴とする、請求項2または3のいずれかに記載のセラミック電子部品の製造方法。
 前記第1焼成工程において、前記基材層に含まれる前記ガラス材料が前記拘束層に浸透するように焼成を行うことを特徴とする、請求項1~4のいずれかに記載のセラミック電子部品の製造方法。
 前記焼失材料がカーボン粉末であることを特徴とする、請求項1~5のいずれかに記載のセラミック電子部品の製造方法。
 前記基材層がバインダを含み、かつ、
 前記焼成工程における前記第1焼成工程の前に前記基材層に含まれる前記バインダを除去する脱バインダ工程を備え、
 前記脱バインダ工程は、酸素含有雰囲気中で、かつ、前記焼失材料が焼失しない温度で実施されること
 を特徴とする、請求項1~6のいずれかに記載のセラミック電子部品の製造方法。
 前記積層体作製工程において、前記拘束層は、前記焼失材料を主たる成分として含むシートを、前記基材層の少なくとも一方主面に接するように配置することにより形成されていることを特徴とする、請求項1~7のいずれかに記載のセラミック電子部品の製造方法。
 前記積層体作製工程において、前記拘束層は、前記焼失材料を主たる成分として含むペーストを、前記基材層の少なくとも一方主面に塗布することにより形成されていることを特徴とする、請求項1~8のいずれかに記載のセラミック電子部品の製造方法。
 表面導体を有するセラミック成形体上に、端子電極を有するチップ型電子部品が搭載され、
 前記セラミック成形体の表面導体と前記チップ型電子部品の端子電極とは、接続用導体を介して電気的に接続されており、かつ、
 前記セラミック成形体の表面導体と前記接続用導体、および、前記チップ型電子部品の端子電極と前記接続用導体とは、焼結によって固着していること
 を特徴とするセラミック電子部品。
 前記セラミック成形体の表面に凹部が形成されており、前記凹部に前記チップ型電子部品が配設されていることを特徴とする請求項10記載のセラミック電子部品。
Description:
セラミック電子部品の製造方法 びセラミック電子部品

 本発明は、セラミック成形体上にチップ 電子部品を搭載したセラミック電子部品の 造方法およびセラミック成形体上にチップ 電子部品を搭載したセラミック電子部品に する。

 セラミック基板に電子部品を実装する場 には、通常、例えば図10に示すように、焼 済みのセラミック基板51の表面導体部52にソ ダーペースト53を塗布し、この表面導体部52 上にチップ型電子部品54をマウンターによっ 搭載した後、チップ型電子部品54が搭載さ たセラミック基板51にリフロー処理を施すこ とによって、チップ型電子部品54の端子電極5 5をセラミック基板51上の表面導体部52に、は だを介して接合・固定するようにしている( 特許文献1参照)。

 しかしながら、従来のセラミック基板の 造方法においてははんだを介した電子部品 実装が行われているため、例えばはんだリ ロー工程などが必要になり、工程が複雑化 るという問題点がある。

 また、はんだ実装には、はんだの流れ込み より、隣接する電極間で短絡不良が生じる いわゆるはんだフラッシュの問題がある。
 このような見地から、チップ型電子部品が 載されたセラミック電子部品を製造するに たって、さらに効率がよく、信頼性の高い ラミック電子部品の製造方法が求められて るのが実情である。

特開昭61-263297号公報

 本発明は上記課題を解決するためになさ たものであり、はんだや導電性接着剤など 接合材料を用いた実装工程を必要とするこ なく、表面導体上にチップ型電子部品を効 よく確実に実装することが可能なセラミッ 電子部品の製造方法および、はんだや導電 接着剤などの接合材料を使用することなく その表面にチップ型電子部品が実装された 頼性の高いセラミック電子部品を提供する とを目的とする。

 上記課題を解決するために、本願請求項1の セラミック電子部品の製造方法は、
 表面導体を備え、セラミック粉末とガラス 料とを含有する基材層と、
 前記基材層の少なくとも一方主面に接する うに配置され、かつ、低酸素雰囲気で焼成 た場合には焼失しないが、前記低酸素雰囲 よりも酸素分圧を高くして焼成した場合に 焼失する焼失材料を主たる成分として含有 、さらに前記表面導体と接続されるビアホ ル導体を備えた拘束層と、
 を具備する未焼成積層体を作製する積層体 製工程と、
 前記拘束層上にチップ型電子部品を、その 子電極が前記ビアホール導体と接するよう 搭載するチップ型電子部品搭載工程と、
 前記基材層の表面導体と前記ビアホール導 、および、前記チップ型電子部品の端子電 と前記ビアホール導体が、それぞれ焼結に り固着し、前記表面導体と前記端子電極と 、前記ビアホール導体を介して電気的に接 された状態となるように、前記未焼成積層 を焼成する焼成工程とを備え、
 前記焼成工程は、
 前記低酸素雰囲気において前記未焼成積層 を焼成し、前記拘束層を構成する前記焼失 料を焼失させることなく、前記基材層を焼 させる第1焼成工程と、
 前記第1焼成工程より酸素分圧の高い条件で 焼成を行い、前記拘束層を構成する前記焼失 材料を焼失させる第2焼成工程とを含むこと
 を特徴としている。

 また、請求項2のセラミック電子部品の製 造方法は、前記積層体作製工程において、前 記拘束層表面の前記チップ型電子部品が搭載 される領域であって、前記ビアホール導体が 含まれる領域に凹部を形成することを特徴と している。

 また、請求項3のセラミック電子部品の製 造方法は、前記基材層の表面の、前記拘束層 の前記凹部が形成された領域の裏面側と接す る領域にも凹部を形成することを特徴として いる。

 また、請求項4のセラミック電子部品の製 造方法は、前記積層体作製工程において、前 記拘束層の上面側から前記チップ型電子部品 に対応する大きさの凸部を有する金型を圧着 することにより、前記凹部を形成することを 特徴としている。

 また、請求項5のセラミック電子部品の製 造方法は、前記第1焼成工程において、前記 材層に含まれる前記ガラス材料が前記拘束 に浸透するように焼成を行うことを特徴と ている。

 また、請求項6のセラミック電子部品の製 造方法は、前記焼失材料がカーボン粉末であ ることを特徴としている。

 また、請求項7のセラミック電子部品の製造 方法は、
 前記基材層がバインダを含み、かつ、
 前記焼成工程における前記第1焼成工程の前 に前記基材層に含まれる前記バインダを除去 する脱バインダ工程を備え、
 前記脱バインダ工程は、酸素含有雰囲気中 、かつ、前記焼失材料が焼失しない温度で 施されること
 を特徴としている。

 また、請求項8のセラミック電子部品の製 造方法は、前記積層体作製工程において、前 記拘束層は、前記焼失材料を主たる成分とし て含むシートを、前記基材層の少なくとも一 方主面に接するように配置することにより形 成されていることを特徴としている。

 また、請求項9のセラミック電子部品の製 造方法は、前記積層体作製工程において、前 記拘束層は、前記焼失材料を主たる成分とし て含むペーストを、前記基材層の少なくとも 一方主面に塗布することにより形成されてい ることを特徴としている。

 また、本発明(請求項10)のセラミック電子部 品は、
 表面導体を有するセラミック成形体上に、 子電極を有するチップ型電子部品が搭載さ 、
 前記セラミック成形体の表面導体と前記チ プ型電子部品の端子電極とは、接続用導体 介して電気的に接続されており、かつ、
 前記セラミック成形体の表面導体と前記接 用導体、および、前記チップ型電子部品の 子電極と前記接続用導体とは、焼結によっ 固着していること
 を特徴としている。

 また、請求項11のセラミック電子部品は 前記セラミック成形体の表面に凹部が形成 れており、前記凹部に前記チップ型電子部 が配設されていることを特徴としている。

 本発明のセラミック電子部品の製造方法に いては、表面導体を備えた基材層と、ビア ール導体を備えた拘束層とを具備する未焼 積層体上に、チップ型電子部品を、端子電 がビアホール導体と接するように搭載し、 の状態で未焼成積層体を焼成するようにし いるので、焼成工程で、基材層の表面導体 ビアホール導体、および、チップ型電子部 の端子電極とビアホール導体が、それぞれ 結により固着し、表面導体と端子電極とが ビアホール導体を介して電気的に接続され 状態とすることが可能になる。
 その結果、従来のようにはんだを用いた実 を行うことが不要になり、製造工程を簡略 することができる。また、はんだを用いる とが不要になるため、はんだフラッシュの 生を防止することができる。

 また、基材層とチップ型電子部品との間 拘束層を介在させた状態で焼成を行うよう しているため、第1焼成工程における、基材 層の平面方向の収縮が抑制されるとともに、 基材層の収縮の影響が直接チップ型電子部品 に伝わらないため、チップ型電子部品および セラミック成形体(焼結後の基材層)にクラッ が発生することを防止できる。

 また、チップ型電子部品が、直接基材層( セラミック成形体)に接しない状態で焼成が われるため、チップ型電子部品とセラミッ 成形体の間の、熱膨張係数の差の影響が小 く、この点でも、チップ型電子部品および ラミック成形体にクラックなどが発生する それを低減することができる。

 また、請求項2のセラミック電子部品の製造 方法のように、拘束層表面のチップ型電子部 品が搭載される領域であって、ビアホール導 体の配設された領域に凹部を形成するように した場合、製品全体としての低背化、薄型化 に寄与することができる。
 また、拘束層の、チップ型電子部品の搭載 れる領域にのみ凹部が形成されるだけで、 の部分では拘束層の厚みが確保されるため 拘束層に十分な拘束力を発揮させることが 能になり、平面方向の収縮を抑制して、寸 精度の高いセラミック電子部品を製造する とができる。

 また、請求項3のセラミック電子部品の製 造方法のように、基材層の表面の、拘束層の 前記凹部が形成された領域の裏面側と接する 領域にも凹部を形成するようにした場合、全 体としての凹部の深さを大きくとることが可 能になり、それだけ、製品の薄型化、低背化 を促進することが可能になる。

 また、請求項4のセラミック電子部品の製 造方法のように、拘束層上面からチップ型電 子部品に対応する大きさの凸部を有する金型 を圧着して凹部を形成するようにした場合、 拘束層または、拘束層と基材層の両方に、凹 部を容易かつ確実に形成することが可能にな り本発明をより実効あらしめることができる 。

 また、請求項5のセラミック電子部品の製造 方法の場合、第1焼成工程において、基材層 含まれるガラス材料が拘束層に浸透し、浸 層が形成される。そして、この浸透層を介 て拘束層と基材層とが強く接合され、浸透 により第1焼成工程における基材層の平面方 の収縮が確実に抑制、防止される。
 なお、拘束力をより確実に得るためには、 材層のガラス材料が確実に拘束層に浸透す ことが望ましく、そのためには、拘束層は 材層に密着するように配設することが望ま い。

 また、請求項6のセラミック電子部品の製 造方法のように、焼失材料としてカーボン粉 末を用いた場合、カーボン粉末は、第1焼成 程で、低酸素分圧雰囲気において焼成した 合、燃焼せず、しかも収縮もしないため、 材層の焼成収縮を抑制する機能を十分に発 する。また、第2焼成工程で、酸素分圧の高 条件で焼成を行った場合は、燃焼して焼失 る。そのため、第2焼成工程の終了後に拘束 層を除去するための工程を必要とすることな く、拘束焼成の工程を経て、寸法精度の高い 、セラミック基板をはじめとする種々のセラ ミック電子部品を効率よく作製することが可 能になり、本発明をより実効あらしめること ができる。

 なお、カーボン粉末としては、粒径が0.1~ 100μmの範囲のものを用いることが望ましい。 これは、粒径が100μm以下の場合、大きな拘束 力を得ることが可能で、また、粒径が0.1μm以 上になると、第2焼成工程において焼失しや くなることによる。

 また、請求項7のセラミック電子部品の製造 方法では、第1焼成工程の前に脱バインダ工 が、酸素含有雰囲気中で、かつ、焼失材料 焼失しない温度で実施されることから、基 層に含まれるバインダを脱バインダ工程で 実に除去して、その後の拘束焼成を行う第1 成工程、および、焼失材料を焼失させる第2 焼成工程を、円滑に実施することが可能にな る。
 なお、脱バインダ工程を行う場合の酸素含 雰囲気とは、大気雰囲気や、不活性ガスに 気を導入した雰囲気などが例示されるが、 常は、大気雰囲気のような、酸素分圧の高 条件下で実施する方が効率よく脱バインダ 行うことができる。

 また、本発明においては、拘束層を形成 る方法として、請求項8のように、焼失材料 を含むシートを予め作製しておき、基材層の 少なくとも一方主面に接するように配置する 方法や、請求項9のように、焼失材料を含む ーストを、基材層の少なくとも一方主面に 布する方法などが挙げられる。

 また、本発明(請求項10)のセラミック電子 部品は、表面導体を有するセラミック成形体 上に、端子電極を有するチップ型電子部品が 搭載され、セラミック成形体の表面導体と接 続用導体、および、チップ型電子部品の端子 電極と接続用導体とが、焼結によって固着し た構造を有しており、はんだや導電接着剤な どを介することなく、セラミック成形体の表 面導体と、チップ型電子部品の端子電極とが 、接続用導体を介して電気的に接続されてお り、はんだを用いていないため、はんだフラ ッシュの問題を回避することができる。なお 、この請求項10のセラミック電子部品は上記 求項1の発明にかかる製造方法により効率よ く製造することができる。

 また、請求項11のセラミック電子部品は、 ラミック成形体の表面に形成された凹部に ップ型電子部品が配設されており、全体と て薄型化、低背化が図られ、かつはんだフ ッシュのない信頼性の高いセラミック電子 品を提供することができる。
 なお、この請求項11のセラミック電子部品 上記請求項3などの発明にかかる製造方法に り効率よく製造することができる。

本発明の実施例(実施例1)にかかる多層 ラミック基板を示す図である。 図1のセラミック基板を製造する工程で 作製した、拘束層を備えた未焼成積層体を示 す図である。 図2の未焼成積層体にチップ型電子部品 として積層セラミックコンデンサを搭載した 状態を示す図である。 本発明の他の実施例(実施例2)にかかる 層セラミック基板を示す図である。 図4のセラミック基板を製造する工程で 作製した、拘束層を備えた未焼成積層体を示 す図である。 本発明の実施例2にかかる多層セラミッ ク基板の製造方法の一工程において、金型を 用いて未焼成積層体をプレス加工している状 態を示す図である。 本発明の実施例2にかかる多層セラミッ ク基板の製造方法の一工程において、金型を 用いて未焼成積層体をプレス加工した後の状 態を示す図である。 図7の未焼成積層体にチップ型電子部品 として積層セラミックコンデンサを搭載した 状態を示す図である。 実施例2のセラミック多層基板の変形例 を示す図である。 従来の電子部品のセラミック基板への 搭載方法を説明する図である。

符号の説明

 1      絶縁性セラミック層
 1a     基板用セラミックグリーンシート
 2      導体部
 3a,3b  実装電子部品
 10     接続導体
 10a    接続導体用ビアホール導体
 11     積層セラミックコンデンサ(チップ 型電子部品)
 12     貫通孔
 13     端子電極
 15     金型
 16     凸部
 21     表面導体(外部導体)
 21a    未焼結の外部導体
 22     層間導体(内部導体)
 22a    未焼結の内部導体
 23     ビアホール導体(層間接続用ビアホ ール導体)
 23a    未焼結のビアホール導体
 31     拘束層
 32     未焼成積層体
 33     拘束層の貫通孔(拘束層貫通孔)
 40     凹部
 A,B    セラミック電子部品(多層セラミッ 基板)

 以下に、本発明の実施例を示して、本発 の特徴とするところをさらに詳しく説明す 。

 図1は、本発明の一実施例にかかるセラミッ ク電子部品(多層セラミック基板)を示す図で る。
 図1に示す多層セラミック基板Aは、表面導 21、層間導体22を有するセラミック成形体(こ の実施例1では、多層セラミック基板本体)20 に、端子電極13を有するチップ型電子部品11( この実施例1では積層セラミックコンデンサ) 搭載された構造を有する多層セラミック基 である。

 多層セラミック基板本体20は、セラミッ 粉末とガラス材料とを含有する低温焼結セ ミック原料組成物からなる複数の絶縁性セ ミック層1と、層間導体22や表面に配設され 表面導体21などからなる導体部2とを備えて る。

 絶縁性セラミック層1を構成する低温焼結 セラミック組成物としては、例えば、アルミ ナ系のセラミック粉末と、ホウケイ酸ガラス 系のガラス粉末を配合した低温焼結セラミッ ク組成物が用いられている。

 また、導体部2は、上述の表面導体21(外部 導体)、互いに接合された複数の絶縁性セラ ック層1,1の間に配設された層間導体(内部導 )22と、層間導体22どうし、あるいは、表面 体21と層間導体22とを接続するビアホール導 (層間接続用ビアホール導体)23とから構成さ れている。

 表面導体21,層間導体22は、導電性ペース (例えば、銀系導電性ペースト)を印刷するこ とにより形成した表面導体パターンおよび内 部導体パターンを焼成することにより形成さ れている。また、ビアホール導体23は、例え 、貫通孔に導電性ペーストや導体粉末を充 し、焼成することによって形成されている

 そして、この多層セラミック基板Aにおいて 、多層セラミック基板本体20の表面導体21と 層セラミックコンデンサ11の端子電極13とは 接続用導体10を介して電気的に接続されて り、かつ、多層セラミック基板本体20の表面 導体21と接続用導体10は焼結によって固着し おり、また、積層セラミックコンデンサ11の 端子電極13と接続用導体10も、焼結によって 着している。
 すなわち、この多層セラミック基板Aにおい ては、チップ型電子部品である積層セラミッ クコンデンサ11は、はんだを用いることなく 焼結による固着力により、多層セラミック 板本体20上に実装され、表面導体21と積層セ ラミックコンデンサ11の端子電極13とは接続 導体10を介して電気的に接続されている。

 次に、この多層セラミック基板Aの製造方法 について説明する。
 (1)セラミック粉末とガラス材料とを含有す 基材層の用意
 多層セラミック基板本体の主要部を構成す 基材層を形成するにあたり、まず、セラミ ク粉末とガラス材料とを混合した混合粉末 、バインダ、分散剤、可塑剤および有機溶 などを各々適量添加し、これらを混合する とにより、セラミックスラリーを作製する
 セラミック粉末としては、種々のものを用 ることが可能であるが、好ましい材料の一 として、アルミナ(Al 2 O 3 )粉末が挙げられる。

 ガラス材料は、当初からガラス粉末とし 含有されていても、焼成工程においてガラ 質を析出するものであってもよい。また、 のようなガラス材料は、焼成工程の少なく も最終段階において、結晶質を析出させ、 れによって結晶化するものであってもよい ガラス材料として、たとえば、フォルステ イト、アケルマナイトまたはディオプサイ といった誘電損失の小さい結晶質を析出さ 得るホウケイ酸ガラス系のガラス粉末を有 に用いることができる。

 次いで、このセラミックスラリーをドクタ ブレード法などの方法によってシート状に 形し、基材層用のグリーンシート(基板用セ ラミックグリーンシート)を作製する。
 なお、より具体的には、ガラス粉末として CaO:l0~55重量%、SiO 2 :45~70重量%、Al 2 O 3 :0~30重量%、不純物:0~10重量%、B 2 O 3 :5~20重量%の割合で含有する組成のガラス粉末 (平均粒径1.5μm)50~64重量%と、セラミック粉末 して、Al 2 O 3 粉末(平均粒径1.0μm)35~50重量%とを混合し、こ 混合物を有機溶剤、可塑剤などからなる有 ビヒクル中に分散させてスラリーを調製し このスラリーをドクターグレード法やキャ ティング法でシート状に成形することによ 、基板用セラミックグリーンシートを作製 る。なお、セラミック粉末としてのAl 2 O 3 粉末は、不純物を0~10重量%含有するものであ てもよい。

 また、基板(基材層)は、通常、複数枚の ラミックグリーンシートを積層することに り形成されるが、一枚のセラミックグリー シートで構成してもよい。また、基板用セ ミックグリーンシートは、上述したシート 形法により形成したセラミックグリーンシ トであることが好ましいが、厚膜印刷法に り形成した未焼結の厚膜印刷層であっても い。また、セラミック粉末には上述した絶 体材料のほか、フェライトなどの磁性体材 、チタン酸バリウムなどの誘電体材料を使 することもできる。

 また、基板用セラミックグリーンシートと ては、1050℃以下の温度で焼結する低温焼結 セラミックグリーンシートを用いることが好 ましい。そして、そのためには、上述したガ ラス粉末として、750℃以下の軟化点を有する ものを用いることが望ましい。
 なお、この実施例1では、基板用セラミック グリーンシートとして、アルミナ系のセラミ ック粉末と、ホウケイ酸ガラス系のガラス粉 末を主たる成分とし、焼成後の厚みが50μmと る低温焼結セラミックグリーンシートを用 た。

 (2)拘束層の用意
 本発明のセラミック成形体の製造方法にお て用いられる拘束層としては、
 (a)基材層を構成する低温焼結セラミック材 が焼結するまでは、すなわち、低酸素雰囲 において焼成を行う第1焼成工程では、基材 層の収縮を抑制する拘束層本来の機能を果た し、
 (b)その後の、第1焼成工程よりも酸素分圧の 高い条件で焼成を行う第2焼成工程では焼失 る
 という2つの性質を備えていることが必要に なる。そのため、低酸素雰囲気で焼成した場 合には焼失しないが、酸素分圧を高くして焼 成した場合には焼失する焼失材料を主たる成 分として含有する拘束層を用いる。

 そして、好ましい拘束層としては、例え 、カーボン粉末を焼失材料とする拘束層を いることができる。

 また、カーボン粉末などの焼失材料は、 れを主たる成分とする拘束層が、十分な拘 力を発揮し得るような性状のもの、すなわ 、第1焼成工程で収縮が生じにくい拘束層を 構成できるようなものであることが望ましい 。

 また、拘束層を構成する焼失材料は、第1焼 成工程で焼失材料が燃焼してしまうことがな いように、燃焼温度がある程度高いものであ ることが望ましい。焼失材料として燃焼温度 の高いものを用いることにより、脱バインダ 工程における加熱温度を高くして、脱バイン ダを確実に行うことが可能になるとともに、 バインダの選択の幅を広げることが可能にな る。
 また、焼失材料としては、例えば、燃焼温 が600℃以上であることが望ましい。

 また、拘束層に十分な拘束力を発揮させ ためには、基材層に含まれるガラス材料が 実に拘束層に浸透し、浸透層が形成される うにすることが好ましい。そのためには、 材層のガラス材料が確実に拘束層に浸透す ように、拘束層を基材層に密着するように 設することが望ましい。例えば、拘束層用 シートを積層して拘束層を形成する場合、 ートを基材層に圧着させることが望ましく また、ペーストを塗布して拘束層を形成す 場合には、印刷治具を基材層に押圧して密 させた状態でペーストを塗布することが望 しい。

 また、焼失材料としてカーボン粉末を用 る場合、粒径が0.1~100μmの範囲のものが望ま しい。粒径が100μm以下の場合、大きな拘束力 を得ることができる。0.1μm以上の場合、第2 成工程において焼失しやすくなる。

 また、拘束層は、第1焼成工程後の第2焼 工程で大気を導入し、酸素分圧の高い雰囲 で焼成することにより燃焼し、焼失するも であることが必要であるが、第2焼成工程で 失しやすくするためには、拘束層は、例え 、カーボン粉末、バインダ、溶剤から形成 、その他の添加物は少なくするほうが好ま い。

 また、拘束層31の厚みは100μm~200μmである とが好ましい。これは、厚みを100μm以上と ることにより、一層で拘束層として機能さ ることが可能になり、また、200μm以下とす ことにより、シート成形を容易にすること 可能になることによる。

 そして、この実施例1では、平均粒径が約 3μmのカーボン粉末を主たる成分とするペー トを用いて拘束層31(図2)を作製し、その所定 の位置に、ビアホール用の貫通孔(拘束層貫 孔)33(図2)を形成するとともに、拘束層貫通 33に、Ag-Pd粉末を導電成分とする導電性ペー トを充填して、図2に示すように、所定の位 置に焼成後に接続導体10(図1)となる接続導体 ビアホール導体10aを備えた拘束層31を作製 た。

 (3)チップ型電子部品
 この実施例1では、多層セラミック基板の表 面に実装されるチップ型電子部品として、積 層セラミックコンデンサ11(図1参照)を用いた この積層セラミックコンデンサ11は、950℃ の焼成工程を経て得られたものであって、Ag -Pd合金からなる内部電極を備え、両端に、所 定の内部電極と導通する端子電極13を有する のである。

 (4)積層体の作製
 (a)上述のようにして作製した、セラミック 末とガラス材料とを主たる成分とする低温 結セラミックグリーンシート(基板用セラミ ックグリーンシート)1a(図2)に、必要に応じて 、ビアホール導体23を形成するための貫通孔1 2(図2)を設け、この貫通孔12に、導電性ペース トまたは導体粉末を充填することにより、未 焼結のビアホール導体23a(図2)を備えた基板用 セラミックグリーンシート1aを形成した。な 、この実施例1では、貫通孔12にAg-Pd合金を 電成分とする導電性ペーストを充填した。

 (b)そして、基板用セラミックグリーンシ ト1a上に、必要に応じて、例えば、銀系導 性ペーストを印刷することにより、未焼結 外部導体21a、内部導体22a(図2)を形成した。

 次に、図2に示すように、接続導体用ビア ホール導体を備えていない拘束層31、および 数の基板用セラミックグリーンシート1a、 定の位置に接続導体用ビアホール導体10aを えた拘束層31をこの順に積層してプレスする 。これによって、図2に示すような、基材層( 焼成の多層セラミック基板)20aの上下両側に 、拘束層31が配設された構造を有する未焼成 層体32を作製する。

 (5)チップ型電子部品の搭載
 それから、未焼成積層体32の、上面側の拘 層31の接続導体用ビアホール導体10aの露出面 (上面)を含む領域に有機系スプレー接着剤を 布し、チップ型電子部品として積層セラミ クコンデンサ11を搭載した(図3参照)。

 (6)脱バインダおよび焼成
 それから、この積層セラミックコンデンサ1 1を搭載した未焼成積層体32を、大気中で室温 から400℃までを1℃/minの昇温速度で昇温し、1 時間保持して脱バインダを行った。
 その後、窒素を導入して酸素分圧10 -5 atmの条件、すなわち、基材層(未焼成の多層 ラミック基板本体)20aを構成する基板用セラ ックグリーンシート1aに含まれる低温焼結 ラミック材料は焼結するが、拘束層31を構成 する焼失材料は焼失せず、拘束層31が基材層( 多層セラミック基板)20の平面方向の収縮を抑 制する機能を果たすような低酸素雰囲気下に おいて、400℃から870℃までを1℃/minの昇温速 で昇温し、870℃に10分間保持した(第1焼成工 程)。
 それから、大気を導入して、常圧下で、酸 分圧0.21atmの条件、すなわち、第1焼成工程 り酸素分圧が高く、拘束層31を構成する焼失 材料が焼失するような雰囲気下で、10分間保 して(第2焼成工程)、拘束層31を焼失させた
 これにより、図1に示すような構造を有する セラミック電子部品(多層セラミック基板)Aが 得られる。

 なお、焼成工程に先立つ、脱バインダ工程 、通常、大気中で室温からバインダの分解 たは燃焼温度まで昇温し、一定時間保持す ことにより行うことができる。
 例えば、大気中で、室温から400℃に昇温し 60分間保持することにより脱バインダを行 ことができる。

 なお、本発明のセラミック電子部品の製 方法において、脱バインダ工程は、大気中 どの酸素分圧の高い雰囲気中で行うことが 高い効率を得る上で望ましい。ただし、大 よりも酸素分圧が低い条件下でも脱バイン を行うことが可能であり、場合によっては 大気よりもかなり酸素分圧の低い低酸素雰 気で行うことも可能である。

 また、焼成工程での条件に関し、第1焼成工 程では、例えば、脱バインダ工程後に窒素を 導入し、低酸素雰囲気として行うことが望ま しい。なお、本発明において、第1焼成工程 おける低酸素雰囲気とは大気よりも酸素分 が低い雰囲気を指すが、特に酸素分圧を10 -3 ~10 -6 atmとした場合、拘束層が焼失することなく、 確実に基材層を拘束することができるため好 ましい。
 また、第1焼成工程の終了後の第2焼成工程 は、空気を導入し、焼成を行うことが望ま い。例えば、第1焼成工程における温度~室温 の条件で、10分間程度焼成することにより、 率よく拘束層を焼失させることができる。

 なお、第1焼成工程と、第2焼成工程は、 なる焼成温度で実施してもよいが、各焼成 程における焼成温度を同じとすることも可 である。また、第1焼成工程と、第2焼成工程 とは連続して行ってもよく、また、第1焼成 程を行った後、一旦炉から取り出し、再度 に入れて第2焼成工程を行ってもよい。

 上述のように、この実施例1の方法によれ ば、リフローなどのはんだ付け工程を必要と することなく、積層セラミックコンデンサ( ップ型電子部品)11が多層セラミック基板本 (セラミック成形体)20に搭載された構造を有 る多層セラミック基板Aを効率よく製造する ことができる。

 また、この実施例1の多層セラミック基板 Aにおいては、多層セラミック基板本体20の表 面導体21と接続導体10、および、積層セラミ クコンデンサ11の端子電極13と接続導体10と 、焼結によって固着した構造を有しており はんだを介することなく、積層セラミック ンデンサ11が多層セラミック基板本体20上に 載されていることから、はんだフラッシュ 問題が発生する余地がない。

 また、基材層(多層セラミック基板本体)20 aとチップ型電子部品である積層セラミック ンデンサ11との間に拘束層31を介在させた状 で焼成を行うようにしているため、第1焼成 工程における、基材層(多層セラミック基板 体)20aの平面方向の収縮が抑制されるととも 、基材層20の収縮の影響が直接積層セラミ クコンデンサ11に伝わらないため、多層セラ ミック基板本体20および積層セラミックコン ンサ11にクラックが発生することを防止で る。

 また、積層セラミックコンデンサ11が、 接多層セラミック基板本体20に接しない状態 で焼成が行われるため、熱膨張係数の差の影 響が小さく、この点でも、多層セラミック基 板本体20および積層セラミックコンデンサ11 クラックが発生するおそれを低減すること できる。

 さらに、拘束層31を構成する焼失材料は 第2焼成工程で、第1焼成工程より酸素分圧の 高い条件で焼成を行うことにより焼失するの で、従来の焼失しない材料からなる拘束層を 用いて拘束焼成を行う場合のように、焼成工 程の終了後に、拘束層をウエットブラストな どの物理的、機械的処理により除去する工程 が不要になり、製造工程を簡略化することが 可能になる。また、上記従来の拘束層を用い た拘束焼成の場合のように、拘束層を除去す る工程で被焼成体に割れや欠けなどが発生す ることを防止することができる。

 また、拘束層は焼失するので、チップ型電 部品である積層セラミックコンデンサ11と 層セラミック基板本体20の間に拘束層が残留 したりするようなことがなく、それによる不 具合などが生じることを防止できる。
 したがって、本発明によれば、複雑な製造 程を必要とすることなく、寸法精度の高い ラミック電子部品を、歩留まりよく製造す ことができる。

 図4は本発明の他の実施例にかかるセラミッ ク電子部品(多層セラミック基板B)を示す断面 図、図5~図8はその製造方法を示す図である。
 図4~図8において、図1~3と同一符号を付した 分は、同一部分または相当する部分を示し いる。

 この多層セラミック基板Bにおいては、セラ ミック成形体である多層セラミック基板本体 20の表面に凹部40が形成されており、この凹 40にチップ型電子部品である積層セラミック コンデンサ11が配設されている。
 詳しく説明すると、このセラミック電子部 Bにおいては、多層セラミック基板本体20の 面の、積層セラミックコンデンサ11が搭載 れる領域、すなわち、積層セラミックコン ンサ11の端子電極13と接続する表面導体21が 設された領域の少なくとも一部を含む領域 凹部40が形成されており、多層セラミック基 板本体20の凹部40内にその一部が位置する表 導体21と積層セラミックコンデンサ11の端子 極13とは、接続導体10を介して電気的に接続 されている。

 そして、多層セラミック基板本体20の表 導体21と接続導体10は焼結によって固着して り、また、積層セラミックコンデンサ11の 子電極13と接続導体10も、焼結によって固着 ている。

 なお、図4では、多層セラミック基板本体 20の内部の構成について、図示を省略してい が、その構成は、上記実施例1の場合と同様 であり、さらにその他の部分の構成について も、上記実施例1の場合と同様である。

 この実施例2の多層セラミック基板Bのよ に、多層セラミック基板本体20の表面に凹部 40を形成し、この凹部40に積層セラミックコ デンサ11を配設するようにした場合、上記実 施例1の多層セラミック基板Aの場合に得られ 効果に加えて、接続導体10の高さが同じ場 、凹部40の深さ分だけ、製品全体としての低 背化を図ることが可能になる。

 次に、この実施例2の積層セラミックコンデ ンサの製造方法について説明する。
 接続導体用ビアホール導体を備えていない 束層31、および上記実施例1で用いたものと じ複数の基板用セラミックグリーンシート1 a、所定の位置に接続導体用ビアホール導体10 aを備えた拘束層31をこの順に積層してプレス する。これによって、図5に示すような、基 層(未焼成の多層セラミック基板)20aの上下両 側に、拘束層31が配設された構造を有する未 成積層体32を作製する。

 それから、図6に示すように、搭載する積 層セラミックコンデンサ11とほぼ同じ寸法の 部16を有する金型15を用いてプレスを行い、 未焼成積層体32の表面に、図7に示すように、 積層セラミックコンデンサ11にほぼ対応する 法形状の凹部40を形成する。なお、凹部40は 、上側の拘束層31と、該拘束層31の下面と接 る基材層(未焼成の多層セラミック基板)20aの 両方にわたって形成されている。

 次に、図8に示すように、上面側の拘束層 31の凹部40の底面に積層セラミックコンデン を搭載した。その際、接続導体用ビアホー 導体10aの露出面を含む領域に有機系スプレ 接着剤を塗布した後、凹部40に積層セラミッ クコンデンサ11を、その端子電極13が接続導 用ビアホール導体10aと接続するように固定 た。

 それから、この積層セラミックコンデンサ1 1を搭載した未焼成積層体32を、大気中で室温 から400℃までを1℃/minの昇温速度で昇温し、1 時間保持して脱バインダを行った後、窒素を 導入して酸素分圧10 -5 atmの条件、すなわち、基材層(未焼成の多層 ラミック基板本体)20を構成する基板用セラ ックグリーンシート1aに含まれる低温焼結セ ラミック材料は焼結するが、拘束層31を構成 る焼失材料は焼失せず、拘束層31が多層セ ミック基板20の平面方向の収縮を抑制する機 能を果たすような低酸素雰囲気下において、 400℃から870℃までを1℃/minの昇温速度で昇温 、870℃に10分間保持した(第1焼成工程)。

 その後、大気を導入して、常圧下で、酸素 圧0.21atmの条件、すなわち、第1焼成工程よ 酸素分圧が高く、拘束層31を構成する焼失材 料が焼失するような雰囲気下で、10分間保持 て(第2焼成工程)、拘束層31を焼失させた。
 これにより、図4に示すような構造を有する セラミック電子部品(多層セラミック基板)Bを 得ることができる。

 上述のように、この実施例2の多層セラミ ック基板Bは、多層セラミック基板本体20の表 面の凹部40に積層セラミックコンデンサ11が 設された構造を有しているため、上記実施 1の多層セラミック基板Aの場合に得られる効 果に加えて、接続導体10の高さが同じ場合、 部40の深さ分だけ、製品全体としての低背 を図ることができるという効果が得られる

 なお、この実施例2では、搭載する積層セ ラミックコンデンサ11とほぼ同じ寸法の凸部1 6を有する金型15を用いてプレスを行い、凹部 40が、上側の拘束層31と、該拘束層31の下面と 接する基材層(未焼成の多層セラミック基板)2 0aの両方にわたって形成されるようにしたが 金型15の凸部16の高さや押圧力を調整するこ とにより、図9に示すように、拘束層31にのみ 、凹部40を形成するように構成することも可 である。

 拘束層31にのみ凹部40を形成するようにした 場合、凹部40の深さに対応して、接続導体の さ方向の寸法を小さくし、凹部40の深さに 応して製品全体としての低背化を図ること できる。
 また、上記実施例1および2では、接続導体 ビアホール導体10aの露出面を含む領域に有 系スプレー接着剤を塗布した後、積層セラ ックコンデンサ11を搭載するようにしている ため、積層セラミックコンデンサ11が確実に 定の位置に保持された状態で焼成工程に供 れることになる。したがって、積層セラミ クコンデンサの搭載位置精度を確保するこ が可能になる。また、焼成工程で、有機系 プレー接着剤は焼失するため、焼成後のチ プ型電子部品と多層セラミック基板の電気 な接続に問題が生じることもない。
 なお、有機系接着剤としてスプレー式のも を用いているが、スプレー式以外の、例え 塗布するタイプのものを用いることも可能 ある。

 また、上記実施例1および2では、セラミ ク電子部品が多層セラミック基板であり、 ップ型電子部品が積層セラミックコンデン である場合を例にとって説明したが、本発 はこれに限らず、LC複合部電子部品、セラミ ックフィルターなど種々のセラミック電子部 品に適用することが可能であり、また、チッ プ型電子部品も積層セラミックコンデンサに 限らず、チップ型積層コイル部品、チップ抵 抗など種々のチップ型電子部品である場合に 適用することが可能である。

 本発明は、さらにその他の点においても 上記実施例に限定されるものではなく、基 層を構成するセラミック粉末およびガラス 料の具体的な種類や配合割合、拘束層を構 する焼失材料の具体的な種類、第1および第 2の焼成工程における具体的な条件、脱バイ ダ工程における処理条件などに関し、発明 範囲内において、種々の応用、変形を加え ことができる。

 上述のように、本発明によれば、はんだや 電性接着剤などの接合材料を用いた実装工 を必要とすることなく、チップ型電子部品 効率よく確実に実装することが可能になり チップ型電子部品が搭載されたセラミック 子部品を効率よく製造することが可能にな 。
 したがって、本発明は、チップ型電子部品 搭載された構造を有し、焼成工程を経て製 される