OU D'UN CONVERTISSEUR RECEVANT UNE ENERGIE

IMPULSIONNELLE INTERMITTENTE, ET DISPOSITIF DE MISE EN

OEUVRE

La présente invention se rapporte à un procédé d'exploitation du signal de sortie d'un capteur ou d'un convertisseur recevant une énergie impulsionnelle intermittente, et à un dispositif de mise en oeuvre.

Lorsqu'un capteur tel qu'un photodétecteur couplé à une fibre optique reçoit un train d'impulsions optiques, il les traduit en impulsions électriques. La valeur moyenne de ces impulsions électriques n'est pas constante. Elle est liée d'une part à l'occurrence (la cadence) et aux niveaux des différentes impulsions optiques reçues et, d'autre part, elle fluctue en fonction du courant d'obscurité, caractéristique variable du photodétecteur (en fonction de la température notamment). Ces impulsions électriques restituées par l'élément de conversion opto-électrique présentent donc une valeur d'offset (composante continue) non stable durant la phase de réception des informations physiques. Le risque étant la non détection d'une ou plusieurs impulsions optiques utiles de faible niveau arrivant au capteur avec pour conséquence la perte d'informations logiques. Ceci peut être le cas par exemple d'un système à bus optique auquel sont raccordés plusieurs équipements distants les uns des autres. Les impulsions optiques émises par un équipement proche de l'équipement récepteur ont un niveau suffisant pour être facilement exploitées par l'équipement récepteur tandis que celles émises par un équipement distant ont un niveau plus faible, et lorsque l'écart entre niveaux extrêmes atteint ou dépasse 24 dB, les impulsions optiques les plus faibles arrivant aussitôt après des impulsions de niveau élevé peuvent ne pas être prises en compte, comme précisé ci- dessus. La réciproque s'applique aussi pour des impulsions optiques les plus élevées arrivant aussitôt après des impulsions de niveau faible.

La présente invention a pour objet un procédé permettant dans un système récepteur d'énergie impulsionnelle de prendre en compte des impulsions de faible niveau, et en particulier les premières d'entre elles, arrivant aussitôt après un train d'impulsions de niveau élevé et réciproquement. Elle concerne la capacité du système récepteur à tenir compte de ces différents niveaux de manière relative pour des impulsions

successives et de manière absolue vis-à-vis de la composante continue variable de l'information physique reçue. La présente invention a également pour objet un dispositif de mise en oeuvre d'un tel procédé, dispositif qui soit simple, fiable et restitue fidèlement de façon reproductible les informations logiques à partir des scénarios de réception.

Le procédé conforme à l'invention est caractérisé par le fait que lors de la réception de l'énergie, on restitue normalement les impulsions électriques issues du capteur ou convertisseur, et qu'en dehors des périodes de réception de l'énergie, on s'asservit à une valeur déterminée en fonction du niveau de sortie du capteur. De façon avantageuse, la valeur déterminée correspond au niveau de sortie du capteur ou convertisseur en l'absence de réception.

Ce dispositif comporte donc deux phases de fonctionnement : la première phase de compensation d'offset, notamment à la mise sous tension et pendant les périodes d'inactivité du bus. La seconde phase d'acquisition par échantillonnage de l'information physique reçue, d'analyse et de restitution.

Le dispositif conforme à l'invention comporte à la sortie du capteur ou convertisseur un circuit d'asservissement de la tension de sortie de ce capteur ou convertisseur.

La présente invention sera mieux comprise à la lecture de la description détaillée de plusieurs modes de réalisation, pris à titre d'exemples non limitatifs et illustrés par le dessin annexé, sur lequel :

- la figure 1 est un schéma de principe d'un dispositif d'acquisition d'impulsions et de correction d'offset conforme à l'invention,

- la figure 2 est un bloc-diagramme de l'un des circuits du dispositif de la figure 1 ,

- la figure 3 est un bloc-diagramme d'un circuit de contrôle d'offset du dispositif de la figure 1 , dans une version numérique, et - la figure 4 est le bloc-diagramme d'une version simplifiée, analogique, du circuit de contrôle d'offset du dispositif de la figure 1.

La présente invention est décrite ci-dessous en référence à un convertisseur optique/électrique relié à un bus optique, multiplexe tel que le bus ARINC 629, mais il est bien entendu qu'elle n'est pas limitée à une telle application, et qu'elle peut être mise en oeuvre dans de nombreux domaines

dans lesquels un capteur ou un convertisseur (par exemple un transformateur d'impulsions) recevant une énergie impulsionnelle intermittente, en particulier à niveau variable, la transforme en signaux électriques, le secondaire du capteur ou convertisseur étant électriquement isolé de la source d'énergie.

Le dispositif 1 représenté en figure 1 reçoit d'une fibre optique 2 une énergie lumineuse, convertie en énergie électrique par un capteur opto¬ électronique 3 (PIN photodiode par exemple). Ce capteur 3 est relié à un circuit 4 de type transimpédance, (conversion courant/tension). La sortie du circuit 4 est reliée à l'entrée "+" d'un additionneur 5 dont la sortie est reliée à l'entrée analogique d'un convertisseur analogique- numérique 6, qui est avantageusement du type "Flash".

La sortie du convertisseur 6 est reliée à un ensemble de circuits 7 d'analyse des signaux reçus et de restitution de signal d'horloge, ainsi qu'à un ensemble de circuits 8 de contrôle d'offset de réception. La sortie de l'ensemble 8 est reliée par un convertisseur numérique-analogique 9 à l'entrée "-" de l'additionneur 5. Les circuits 6, 7 et 8 reçoivent un signal d'horloge appelé, de façon standard, "RICKT".

Les ensembles de circuits 7 et 8 reçoivent les signaux standardisés suivants : "RXE" ("Réception enable"), "RXCK" (signal d'horloge réception), et l'ensemble de circuits 7 produit les signaux standardisés : "RXI" (signal de réception logique Manchester), "RXN" ("Signal de réception inverse logique Manchester"), ainsi que le signal "ERR" (Signal de détection d'erreur voir figure 2). On a représenté en figure 2 un exemple de réalisation de l'ensemble 7 de la figure 1. Les éléments de ce circuit étant connus en soi, ne seront décrits ici que brièvement.

L'ensemble 7 comporte, à son entrée, un circuit 10 de mise en forme des signaux reçus du convertisseur 6. En effet, les signaux prélevés sur le bus 2 proviennent de plusieurs sources se trouvant à des distances différentes du capteur 3, et ont donc des amplitudes différentes et sont déformés différemment. La possibilité de simultanéité d'émission de ces sources distantes entraîne aussi la présence d'amplitudes différentes et de formes d'impulsions différentes. Le circuit 10 les transforme en impulsions de même amplitude et de forme standard, à condition que le circuit 11 de

signalisation d'erreur de forme des impulsions reçues et le circuit 12 de surveillance de cohérence de niveau dans un même message (toutes les impulsions d'un même message, donc provenant d'une même source doivent avoir sensiblement la même amplitude) reconnaissent comme bonnes les impulsions reçues.

La sortie du circuit 10 est reliée à un circuit 13 d'échantillonnage, lui-même relié à un circuit 14 de détection d'erreurs de synchronisation et d'erreurs de collision (chevauchement d'impulsions) entraînant le déclenchement de la surveillance temporelle. La sortie du circuit 10 est également reliée à un détecteur de phase 15 dont l'entrée de séquencement est reliée à un générateur de signaux d'horloge 16 (fournissant des signaux à une période de 150 μs dans le présent exemple). Les sorties "retard de phase" et "avance de phase" du détecteur 15 sont reliées aux entrées de commande d'un générateur de signaux d'horloge 17 (fournissant des signaux avec une période de 250 nanosecondes dans le présent exemple) dont la sortie est reliée à l'entrée de séquencement du circuit 13. La sortie du circuit 10 est enfin reliée à un détecteur d'activité de bus 18 (détectant en fait les phases d'inactivité sur le bus) dont la sortie est reliée à l'entrée d'inhibition/activation de l'horloge 17. Lorsque le bus est inactif, il y a desactivation de l'échantillonnage et de la restitution effectués par le circuit 13, l'information logique alors restituée (RXI, RXN) étant au niveau bas. Bien entendu, les périodes d'inactivité du bus doivent être cohérentes en durée avec les spécifications du protocole du bus, c'est-à-dire avec les limites de durée du "gap intermessage" du bus (protocole ARINC 629 dans le cas présent). C'est également le rôle du circuit 14 de surveillance de cohérence temporelle.

Le circuit 18 fournit en outre l'information directe "Bus Quiet" utilisée par l'ensemble des circuits 8 de contrôle d'offset pour le lancement de chaque phase d'adaptation. La détection de phase effectuée par le circuit 15 et l'application d'une avance ou d'un retard sur l'horloge d'échantillonnage et de restitution de l'information logique sont nécessaires pour la compensation de la dérive de cette horloge.

On a représenté en figure 3 un mode de réalisation numérique du circuit 8 de la figure 1. La borne d'entrée 19 de ce circuit est reliée à la sortie

du convertisseur 6. La borne 19 est reliée à trois circuits de détection de seuil, respectivement référencés 20, 21 et 22. Le circuit 20 est réglé à un seuil en-dessous duquel les impulsions reçues sont estimées non significatives, pendant des périodes transitoires (en particulier à la mise sous tension du dispositif). Les circuits 21 et 22 sont réglés à des seuils se trouvant respectivement légèrement au-dessus et légèrement en-dessous d'une valeur égale à la tension de sortie établie du circuit en période d'inactivité sur la fibre 2.

La sortie du circuit 20 est reliée via un circuit 23 de détection de phases transitoires à une première entrée d'une porte OU 24 dont la seconde entrée est reliée à un détecteur d'inactivité du bus, tel que le circuit 18 de la figure 2. La sortie du OU 24 est reliée à l'entrée de validation d'un générateur d'impulsions d'horloge 25, à période de 200 μs dans le présent exemple. La sortie du générateur 25 est reliée à l'entrée de signaux d'horloge d'un registre d'accumulation 26.

Les sorties des circuits 21 et 22 sont respectivement reliées aux entrées "-" et "+" d'un additionneur 27 dont la sortie est reliée via un amplificateur 28 à une première entrée d'un additionneur 29 dont la seconde entrée est reliée à la sortie du registre 26. La sortie de l'additionneur 29 est reliée à l'entrée du registre 26 dont la sortie est également reliée à la borne de sortie 30 du circuit 8.

Le fonctionnement du dispositif décrit ci-dessus est le suivant. Pendant les périodes de réception de trains d'impulsions circulant sur le bus optique 2, l'ensemble 8 est inhibé (l'horloge 25 commandant le registre 26 n'est pas validée par le signal de sortie du OU 24. du fait qu'il ne s'agit ni de la phase de mise sous tension ni d'une période d'inactivité du bus. Les impulsions optiques, converties en impulsions électriques par le capteur 3, échantillonnées par le convertisseur CAN 6 et contrôlées par l'ensemble 7, sont envoyées en tant que signaux (RXI, RXN) aux circuits d'exploitation, non représentés, branchés en aval de l'ensemble 7.

Pendant la phase transitoire suivant immédiatement la mise sous tension ou pendant les périodes d'inactivité du bus 2, un signal logique de validation apparaît à la sortie de la porte OU 24, ce qui libère l'horloge 25 et valide le registre 26. Lorsque l'amplitude des échantillons arrivant sur la borne 19 du circuit 8 se situe en-dehors de l'intervalle délimité par les seuils

des circuits 21 et 22, il apparaît un signal sur l'une des sorties des circuits 21 ou 22. Ce signal, amplifié en 28, est algébriquement ajouté au contenu précédent du registre 26. Ainsi, on obtient à la sortie 30 du circuit 8 un signal numérique qui, après conversion en signal analogique par le convertisseur 9, permet d'asservir la composante continue du signal de sortie du circuit 4 à une valeur (légèrement positive dans le cas présent) qui est telle que des impulsions, même de très faible amplitude, survenant après une courte période d'inactivité du bus 2, peuvent être prises en compte. En effet, après la dernière impulsion d'un train d'impulsions, le signal d'entrée du convertisseur 6 est, en l'absence du circuit de l'invention, superposé à une composante continue qui varie lentement par rapport à la période des impulsions, ce qui peut masquer des impulsions ultérieures survenant peu après. Par contre, grâce au circuit de l'invention, cette composante continue est asservie à une valeur légèrement positive qui permet de prendre en compte toutes les impulsions significatives (de niveau compris entre 6mV et 1,5 V dans le cas présent) survenant même peu de temps après la dernière impulsion d'un train.

On a représenté en figure 4 un mode de réalisation simplifié, à circuits analogiques du circuit d'asservissement de l'invention. Sur cette figure, les mêmes éléments que ceux de la figure 3 sont affectés des mêmes références numériques. L'ensemble de circuits 8' comporte les mêmes éléments 3, 4 et 5 que l'ensemble 8 de la figure 3. La sortie de l'additionneur 5 est reliée à un amplificateur 31 dont la sortie est reliée d'une part à un comparateur 32, et d'autre part, via un commutateur 33, à l'entrée d'un amplificateur intégrateur 34 remplaçant de manière partielle la fonctionnalité du circuit 8 et du convertisseur CNA 9. La sortie du l'amplificateur 34 est reliée à l'entrée "-" de l'additionneur 5. La sortie du comparateur 32 est reliée à un ensemble de circuits 7' similaire à l'ensemble 7. La sortie de détection d'inactivité de bus de l'ensemble T est reliée à l'entrée de commande du commutateur 33. Ce commutateur 33 est commandé de telle façon que lorsque le bus est actif, une tension nulle est appliquée à l'entrée de l'amplificateur 34 est dans un état inactif n'entraînant pas l'application d'une modification de la compensation d'offset, et que lorsque le bus est inactif, l'entrée de l'amplificateur 34 est reliée à la sortie de l'amplificateur 31.

Le fonctionnement de l'ensemble 8' décrit ci-dessus est similaire à celui de l'ensemble 8.

Pendant la réception des premières impulsions, l'entrée de l'amplificateur 34 est 0 volt, et assure le maintien de la valeur de l'offset élaborée durant la phase d'acquisition antérieure. Dès que le bus devient inactif, l'entrée de l'amplificateur 34 est commutée vers la sortie de l'amplificateur 31 , effectuant la mesure de l'offset présent, ce qui force vers zéro la tension de sortie de l'amplificateur 31. Donc à la fin de la période d'inactivité du bus, ia tension d'entrée de l'amplificateur 34 est pratiquement nulle, il y a mémorisation par l'amplificateur dès le basculement du commutateur 33, et ainsi de suite. L'ensemble 8' est moins rapide que l'ensemble de circuits 8, en particulier à cause des temps de réaction des amplificateurs 31 et 34, mais comprend moins de composants que ce dernier, et est ainsi moins onéreux que lui.