BESCHREIBUNG

[0001] Die vorliegende Erfindung betrifft einen Halblei ^¬ terchip sowie ein Verfahren zum Herstellen eines Halbleiterchips .

[0002] Halbleiterchips werden als Bauelemente für die un- terschiedlichsten Anwendungen eingesetzt. Eine mögliche Anwendung ist ein Einzelhalbleiter, beispielsweise ein optoelektronische Halbleiterchip, wie eine Lumineszenzdiode (LED) oder eine Solarzelle. Je nach seiner Funktion wird ein Halb ^¬ leiterchip während seiner Herstellung strukturiert. Die

Strukturierung erfolgt unter Verwendung bekannter Prozessschritte, wie lithographischen Prozesse oder Aufbringen von Halbleiterstrukturen und Metallisierungslagen.

[0003] Bei der Strukturierung ist ein wichtiges Problem, dass Unebenheiten auf der prozessierten Seite des Halbleiter- chips eingeebnet werden (Planarisierung) . Solche Unebenheiten entstehen beispielsweise während eines photolithographischen Strukturierens des Halbleiters. Die Unebenheiten können bei ^¬ spielsweise durch ungewollte Strukturen entstehen. Diese werden durch Effekte hervorgerufen, wie Abschattung bei Sput- terprozessen, die ständig reduzierte Tiefenschärfe der Be ^¬ lichtungsmaschinen infolge immer kleinerer Strukturen oder durch ein anisotropes Ätzen von Metallisierungslagen entstehen. Ebenso können Unebenheiten durch gewollte Strukturen, bspw. durch ein selektives Aufwachsen oder ein selektives Ät- zen entstehen.

[0004 ] Derzeit ist es üblich, zur Planarisierung ein dielektrisches Material, beispielsweise S1O2 auf die prozessier ^¬ te Seite aufzubringen. Alternativ werden Spin-on-Gläser oder Kunststoffe, wie beispielsweise ein Polymid, ein Bisbenzocyc- lobuten (BCB) oder ein Polymer, aufgebracht. Das Aufbringen erfolgt mittels eines Aufschleuderns ( Spin-On-Verfahren) und eines anschließenden Aushärten (bspw. als Sol-Gel-Prozess) , durch ein Aufdampfen oder durch ein Abscheiden, wie durch eine Chemical Vapor Deposition (CVD) oder eine Physical Vapor Deposition (PVD) . In allen Fällen ist üblicherweise ein wei- terer Polierschritt, etwa ein chemomechanisches Polieren

(CMP) , erforderlich, um eine gewünschte plane Oberflächenbe ^¬ schaffenheit zu erhalten.

[0005] Der vorliegenden Erfindung liegt das Problem zugrunde, ein Verfahren zum Herstellen eines Halbleiterchips mit einer vereinfachten Planarisierung von Unebenheiten während des Herstellprozesses bereitzustellen bzw. einen solchen Halbleiterchip anzugeben.

[0006] Dieses Problem wird durch ein Verfahren zum Herstellen eines Halbleiterchips bzw. ein optoelektronisches Halbleiterchip gemäß den unabhängigen Patentansprüchen 1 bzw. 11, sowie durch die Verwendung einer Lotverbindung nach Patentanspruch 16 gelöst.

[0007] Weiterbildungen und vorteilhafte Ausgestaltungen des Halbleiterchips bzw. des Verfahrens zum Herstellen eines Halbleiterchips sind in den abhängigen Patentansprüchen angegeben .

BEISPIELHAFTE AU S FÜ HRU G S F ORME

[0008] Verschiedene Ausführungsformen des Verfahrens zum Herstellen des Halbleiterchips weisen die folgenden Schritte auf :

- Bereitstellen eines Halbleiterkörpers mit einer ersten

Oberfläche und

- Aufbringen einer metallischen Planarisierungsebene auf der ersten Oberfläche,

wobei die metallische Planarisierungsebene ein Planari- sierungsmaterial mit einem Schmelzpunkt unterhalb 600 °C aufweist .

[0009] Damit wird eine metallische Planarisierungsebene aufgebracht. Diese weist ein Planarisierungsmaterial auf, das bei einer Temperatur geschmolzen werden kann, bei der eine möglichst geringe Temperaturbelastung des Halbleiterkörpers entsteht. Eine Bildung von Defekten im Halbleiterkörper wird weitgehend vermieden. [00010] Die metallische Planarisierungsebene dient zusätz ^¬ lich als guter Wärmeleiter, was insbesondere in Anwendungen wie Leistungshalbleitern oder optoelektronischen Halbleitern eine deutlich bessere Wärmeabfuhr und damit eine deutlich höhere Lebensdauer des Halbleiterchips ermöglicht. Zusätzlich kann durch die geringe Viskosität metallischer Schmelzen eine gute Verkapselung des Halbleiterkörpers durch die Planarisie ^¬ rungsebene erzielt werden.

[00011] Die metallische Planarisierungsebene kann dabei auf einen Halbleiterwafer aufgebracht werden, bevor dieser zu Halbleiterchips vereinzelt wird. Ebenso ist es beispielsweise denkbar, dass die Planarisierungsebene auf einen Wafer mit Mesastrukturen, einem Subwafer oder einen Kunstwafer, der aus einzelnen Halbleiterchips zusammengesetzt ist, aufgebracht wird . [00012] Die metallische Planarisierungsebene ist besonders bei optoelektronischen Halbleiterbauelementen von Vorteil, bei der durch Durchkontaktierungen (Vias) , Lichtauskopplungs- strukturen und Leitungsbahnen strukturell vorgesehene Unebenheiten vorgesehen werden. Daneben kann es in der Prozessie- rung zu Unebenheiten kommen, bspw. durch auf der Oberfläche verbleibende Partikel. Durch die metallische Planarisierungs ^¬ ebene können alle Unebenheiten leicht ausgeglichen werden.

[00013] In verschiedenen Ausgestaltungen des Verfahrens ist das Planarisierungsmaterial ein Metall, insbesondere ein Me- tall ausgewählt aus der Gruppe:

- Cadmium (Cd); Indium (In); Zinn (Sn) ; Blei (Pb) ; Wis ^¬ mut (Bi) und Zink (Zn) .

[00014] Diese Metalle haben alle einen besonders niedrigen Schmelzpunkt. So liegt der Schmelzpunkt von Cd bei 320,9 °C. Der Schmelzpunkt von In liegt bei 156,6 °C. Der Schmelzpunkt von Sn liegt bei 232,0 °C. Der Schmelzpunkt von Pb liegt bei 327,5 °C. Der Schmelzpunkt von Bi liegt bei 271,3 °C und der Schmelzpunkt von Zn liegt bei 419,6 °C.

[00015] Allen angeführten Metallen ist gemeinsam, dass der Schmelzpunkt bei weniger als 450 °C liegt. Bei der Verwendung dieser Metalle als Planarisierungsmaterial besteht eine wei ^¬ ter verringerte Temperaturbelastung bei dem Planarisierungs- prozess .

[00016] In verschiedenen Ausgestaltung des Verfahrens ist das Planarisierungsmaterial ein Metalllegierung, insbesondere eine Metalllegierung mit Anteilen ausgewählt aus der Gruppe:

- Gold (Au) ; Silizium (Si) oder Germanium (Ge) .

Als hochschmelzende Komponenten solcher Legierungen kommen neben Au Materialien wie Kupfer (Cu) , Silber (Ag) , Platin (Pt) , Palladium (Pd) , Nickel (Ni) oder Aluminium (AI) in Be- tracht. Als niederschmelzende Komponenten der Legierung kom ^¬ men insbesondere Cd, In, Sn, Pb, Bi und Zn in Betracht.

[00017] Beispielhaft kann eine Au-Sn-Legierung mit einem 80%iger Massenanteil an Sn verwendet werden, deren Schmelzpunkt bei 280 °C liegt. Es kann beispielsweise eine Legierung aus 95,9% Massenanteil Sn, 3,5% Massenanteil Ag und 0,7% Mas ^¬ seanteil Cu verwendet werden.

[00018] Die Verwendung einer Metalllegierung als Planarisierungsmaterial hatte eine Vielzahl von Vorteilen. So kann eine Legierung als eutektische Legierung gewählt sein. Ein Schmelzpunkt der eutektischen Legierung liegt deutlich unter dem der reinen Metalle. Es kann daher bei Beibehaltung eines niedrigen Schmelzpunkts, d.h. eines Schmelzpunkts unterhalb von 600 °C, eine Metalllegierungen verwendet werden, die hinsichtlich ihrer Temperaturleitfähigkeit oder ihrer elektri- sehen Leitfähigkeit optimiert ist.

[00019] In einer Ausführungsform umfasst das Aufbringen der Planarisierungsebene ein Verfließen des Planarisierungsmate ^¬ rials bei einer zumindest teilweisen Benetzung der ersten Oberfläche mit dem Planarisierungsmaterial. Dabei ist es denkbar, dass die Viskosität der Metalllegierung durch die Mischung unterschiedlicher Komponenten derart gewählt ist, dass ein bestimmtes Kriechverhalten des Planarisierungsmate ^¬ rials auf der Oberfläche erzielt wird. Ebenso kann über die Mischung einzelner Komponenten in der Legierung die Oberflä- chenspannung des Planarisierungsmaterials und damit das Be- netzungsverhalten des Planarisierungsmaterials beeinflusst werden .

[00020] In einer Ausführungsform wird der Schmelzpunkt der Planarisierungsebene erhöht. Dies geschieht beispielsweise dadurch, dass die Planarisierungsebene mit einem Metall be ^¬ schichtet wird und der Halbleiterchip anschließend erwärmt wird. Das kann in einem Temperschritt geschehen. Im chemischen Sinn bedeutet Tempern, dass der Halbleiterchip auf eine Temperatur unterhalb der Schmelztemperatur der Planarisie- rungsebene erhitzt wird. Dies geschieht über eine längere Zeit hinweg, wobei eine intermetallische Phase bzw. ein

Mischkristall aus dem Planarisierungsmaterial und dem Metall entsteht. Auch ist es möglich, dass das Metall in das Plan ^¬ arisierungsmaterial diffundiert wird, um ein Gemisch mit ei- nem höheren Schmelzpunkt zu bilden.

[00021] In einer Ausführungsform wird die Planarisierungsebene chemisch-mechanisch poliert, wodurch eine besonders plane Oberfläche der Planarisierungsebene entsteht.

[00022] In einer Ausführungsform wird der Halbleiterkörper über die Planarisierungsebene mit einen Ersatzträger verbun ^¬ den. Dazu kann eine zusätzliche Lotverbindung aufgebracht werden. Ebenso kann die Planarisierungsebene gleichzeitig als Lotverbindung zum Verlöten auf den Ersatzträger genutzt werden. Die letztere Ausgestaltung des Verfahrens erspart eine Vielzahl an sonst erforderlichen Verfahrensschritten und ist daher besonders vorteilhaft.

[00023] In verschiedene Ausführungsformen weist der Halb ^¬ leiterchip einen Halbleiterkörper mit einer ersten Oberfläche auf. Auf der ersten Oberfläche ist eine metallische Planari- sierungsebene aufgebracht. Die metallische Planarisierungs ^¬ ebene weist ein Planarisierungsmaterial mit einem Schmelz ^¬ punkt unterhalb 600 °C auf. [00024] In einer Ausführungsform umfasst der Halbleiterkörper eine epitaktisch aufgewachsene Halbleiterschichtfolge, beispielsweise einen Dünnfilm-Halbleiterchip. Der Halbleiterchip kann als diskretes Bauelement und/oder als optoelektro- nisches Bauelement ausgestaltet sein.

[00025] In verschiedenen Ausführungsformen wird eine Lotverbindung als Planarisierungsmaterial in einem Halbleiterchip verwendet. Dabei ist eine Lotverbindung beispielsweise eine Metalllegierung, die aus einem bestimmten Mengenverhält- nis von Metallen besteht, beispielsweise mit Anteilen an Pb, Sn, Ag und/oder Cu . Üblicherweise dient die Lotverbindung zum Verlöten von Metallen, indem sie sich als Schmelze oberflächlich mit diesen verbindet und erstarrt. Eine der Eigenschaf ^¬ ten einer Lotverbindung ist der niedrige Schmelzpunkt, der regelmäßig niedriger ist als der Schmelzpunkt der zu verbin ^¬ denden Metalle und der maximalen Temperaturbelastung eines Werkstücks, also bspw. des Halbleiterkörpers. Die Erfinder haben erkannt, dass sich diese Eigenschaft einer Lotverbin ^¬ dung dazu eignet, die Lotverbindung in einem Planarisierungs- prozess einer Oberfläche eines Halbleiterkörpers zu verwen ^¬ den, wobei wegen des niedrigen Schmelzpunkts ein Verfließen der Lotverbindung ohne unnötige Temperaturbelastung des Halbleiterkörpers möglich ist.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

[00026] Verschiedene Ausführungsbeispiele der erfindungsge- mäßen Lösung werden im Folgenden anhand der Zeichnungen näher erläutert. In den Figuren geben die erste (n) Ziffer (n) eines Bezugszeichens die Figur an, in denen das Bezugzeichen zuerst verwendet wird. Die gleichen Bezugszeichen werden für gleichartige oder gleich wirkende Elemente bzw. Eigenschaften in allen Figuren verwendet.

[00027] Es zeigen:

Fig. 1 bis Fig. 5 eine Ausführungsbeispiel eines Herstel ^¬ lungsverfahren eines Halbleiterchips; Fig. 6 ein erstes Ausführungsbeispiel einer Halbleiter ^¬ schichtfolge des Halbleiterchips;

Fig. 7 ein zweites Ausführungsbeispiel einer Halbleiter ^¬ schichtfolge des Halbleiterchips; und

Fig. 8 eine schematische Darstellung eines Ausführungsbei ^¬ spiel eines Verfahrens zur Herstellung eines Halb ^¬ leiterchips .

[00028] Fig. 1 zeigt einen ersten Verfahrensschritt eines Verfahrens zum Herstellen eines Halbleiterchips. Es wird ein Halbleiterkörper 100 bereitgestellt, bei dem auf einem Epita ^¬ xieträger 102 eine Halbleiterschichtfolge 104 aufgewachsen ist. Der Epitaxieträger 102 ist üblicherweise ein Einkris ^¬ tall, bspw. Ge, GaAs, GaP, Si, Saphir, GGG, etc. oder ein Glas oder Kunststoff. Das Aufwachsen einer Halbleiterschicht- folge 104 auf einen Epitaxieträger 102 erfolgt beispielsweise durch ein epitaktisches Aufwachsen eines Halbleitermaterials, bspw. eines III-V Halbleiters. Beispielsweise werden diskrete Halbleiterbauelemente, so wie optoelektronische Bauelemente, sehr häufig mittels solcher Dünnfilmtechniken hergestellt. Ein Grundprinzip eines Dünnfilm-Leuchtdiodenchips ist bei ^¬ spielsweise in der Druckschrift [1] dargestellt, deren Offen ^¬ barungsgehalt insofern hiermit durch Rückbezug mit in die Be ^¬ schreibung aufgenommen wird. Weitere Beispiele eines Dünn ^¬ film-Leuchtdiodenchips sind aus den Druckschriften [2] und [3] bekannt, deren Offenbarungsgehalte insofern hiermit eben ^¬ falls durch Rückbezug mit in die Beschreibung aufgenommen werden .

[00029] Durch das epitaktische Wachstum und eventuell durch nachfolgende Prozessierungsschritte entsteht auf der dem Wachstumssubstrat 102 abgewandten Seite der Halbleiterschichtfolge 104 eine raue Oberfläche. Da der Halbleiterchip beispielsweise über diese Oberfläche auf einem Ersatzträger befestigt werden soll, ist es wünschenswert, diese Oberfläche zu planarisieren . [00030] Dazu wird, wie in der Fig. 2 dargestellt, auf die raue Oberfläche eine Lotverbindung 200 in Form einer Lotpaste aufgebracht. Alternativ kann die Lotverbindung 200 auch durch andere Verfahren, bspw. durch PVD oder als Galvanikschicht aufgebracht werden. Die Lotverbindung 200 dient als Planarisierungsmaterial. Sie weist ein niederschmelzendes Metall oder eine niederschmelzende Metalllegierung auf. Insbesondere kann sie bekannte Lotverbindungen (soldering materials) aufweisen, wie beispielsweise Cd, In, Sn, Pb, Bi oder Zn als Me- talle, oder Au-Sn- bzw. Ag-Sn-Cu-Legierungen als Metalllegierungen. Geeignet sind auch andere Legierungen, bspw. eutekti- sche Gemische, deren Schmelzpunkt unterhalb von 600 °C liegt. Durch diesen niedrigen Schmelzpunkt wird bei einem Verfließen der Lotverbindung 200 die Halbleiterschichtfolge 104 keiner unnötigen Temperaturbelastung ausgesetzt.

[00031] Die Lotverbindung 200 wird anschließend in einem Verfahrensschritt verflossen. Das Verfließen kann beispiels ^¬ weise in einem reflow-Schritt erfolgen, in dem die Lotverbindung geschmolzen wird. Dadurch benetzt die Lotverbindung 200 die raue Oberfläche und bildet nach dem Abkühlen eine metal ^¬ lische Planarisierungsebene auf der Halbleiterschichtfolge 104, wie in Fig. 3 dargestellt. Die Planarisierungsebene kann anschließend derart behandelt werden, dass ein Schmelzpunkt der Lotverbindung 200 erhöht wird. Das kann beispielsweise dadurch geschehen, dass ein weiteres, höherschmelzendes Me ^¬ tall aufgedampft wird und anschließend die Planarisierungs ^¬ ebene und das abgeschiedene Metall durch einen Temperschritt miteinander zu einer intermetallische Verbindung oder einem Mischkristall verbunden werden. [00032] In einem Dünnschichtverfahren wird anschließend, wie in Fig. 4 dargestellt, ein Ersatzträger 400 aufgebracht. Der Ersatzträger 400 dient zur Stabilisierung des Dünnfilm- Chips. Er besteht beispielsweise aus einem Halbleitersub ^¬ strat, wie einem Siliziummaterial, wie einem Siliziumwafer, eine Molybdänfolie oder aus einem Glas, bspw. Borosili- katglas. Ebenso ist es denkbar, ein Blech zu nutzen, das gleichzeitig als Kühlkörper dienen kann. Der Ersatzträger 400 kann auch andere Funktionen erfüllen, bspw. indem er einen prozessierten Halbleiterchip mit einer strukturierten Halbleiterstruktur, bspw. einer elektronischen Schaltung, um- fasst. Der Ersatzträger 400 wird auf dem Halbleiterkörper 100 befestigt, beispielsweise, indem an die Oberfläche der Plan- arisierungsebene gelötet wird. Dazu kann eine weitere Lotver ^¬ bindung aufgetragen werden. Auch ein Anpressen auf die Planarisierungsebene und ein anschließendes Erwärmen (diffusion bonding) ist denkbar.

[00033] In einem letzten Schritt wird, wie in Fig. 5 darge- stellt, der Epitaxieträger 102 entfernt und der Halbleiterchip kann in weiteren Prozessen, die ein Vereinzeln, Bonden und Packen des Halbleiterchips umfassen können, zu einem fertigen Bauteil verarbeitet.

[00034] Fig. 6 zeigt ein erstes Ausführungsbeispiel einer Halbleiterschichtfolge 104 des Halbleiterchips. Dargestellt ist ein optoelektronischer Halbleiterchip, beispielsweise eine LED. Die Halbleiterschichtfolge 104 weist eine erste Do ^¬ tierschicht 600 und eine zweite Dotierschicht 602 auf. Die erste Dotierschicht 600 umfasst beispielsweise ein p- dotiertes Galliumnitrid (GaN) . Die zweite Dotierschicht 602 umfasst beispielsweise ein n-dotiertes GaN. Zwischen der ers ^¬ ten Dotierschicht 600 und der zweiten Dotierschicht 602 liegt eine aktive Zone 604. In der aktiven Zone 604 wird bei Ein- prägung eines elektrischen Stromes eine elektromagnetische Strahlung erzeugt. Dazu kann die aktive Zone 204 einen pn- Übergang, eine Doppelheterostruktur oder eine Quantentopfstruktur wie eine Einfachquantentopfstruktur (SQW, Single quantum well) oder Mehrfachquantentopfstruktur (MQW, multi quantum well) zur Strahlungserzeugung enthalten. Beispiels- weise kann die aktive Zone 604 aus einem InGaN-Halbleiter bestehen, in dem eine Einfachquantentopfstruktur oder eine Mehrfachquantentopfstruktur erzeugt ist.

[00035] Auf der zweiten Dotierschicht 602 ist eine Reflek ^¬ torschicht 606 aufgebracht. An der Reflektorschicht 606 kann die in der aktiven Zone erzeugte Strahlung reflektiert wer ^¬ den, so dass die reflektierte Strahlung an der gegenüberlie ^¬ genden Seite der Halbleiterschichtfolge 104 ausgekoppelt wird. Die Reflektorschicht 606 kann als Teil der Halbleiter- schichtfolge 104 als Bragg-Reflektor ausgestaltet sein. Im Sinne der Offenbarung wird aber auch ein metallisches Reflektorschichtmaterial bzw. eine andere Metallisierung, bei ^¬ spielsweise eine Kontaktmetallisierung als Bestandteil der Halbleiterschichtfolge 104 angesehen, die sich insofern von einem reinen Epitaxieschichtstapel unterscheidet. Bei Dünn ^¬ film-LEDs, beispielsweise aus GaN, wird häufig Ag als Materi ^¬ al für die Reflektorschicht 606 verwendet. Das Ag wird nicht epitaktisch sondern mittels anderer Verfahrensschritte, bspw. PVD, einer Galvanik oder einem Siebdruck auf den Halbleitergrundkörper aufgebracht. Wegen der mit Ag einhergehenden Degradation der Reflektorschicht 606, beispielsweise durch Feuchte, Schwefel oder Schwefelverbindungen wird die Reflektorschicht oft nur teilweise aufgebracht. Die Reflektor- schicht 606 kann gleichzeitig als Stromverteilungsschicht der zweiten Dotierschicht 602 dienen.

[00036] Eine auf die Reflektorschicht 606 aufgebrachte Planarisierungsebene mit einem Planarisierungsmaterial 200 ermöglicht eine plane Oberfläche auf der Reflektorseite der Halbleiterschichtfolge 104. Sie dient zugleich als Verkapse- lung der Reflektorschicht 606. Dazu kann beispielsweise ein Sn-Material als Planarisierungsmaterial 200 verwendet werden. Eine dünne Metallisierung aus Ti zwischen der Reflektorschicht 606 und der Planarisierungsebene kann als Haftver- mittler dienen. Es sind auch andere Haftvermittler geeignet, bspw. Chrom (Cr) oder Nickel (Ni) . Die Planarisierungsebene kann durch ein Aufschmelzen einer Sn-Schicht, durch physikalische Gasphasenabscheidung (physical vapor deposition bzw. PVD) in Vakuum oder in reduzierender oder inerter Atmosphäre erfolgen. Eine darauf folgenden Abscheidung einer höherschmelzenden Komponente, bspw. Nickel (Ni) , Palladium (Pd) , Pt oder Au, und ein anschließender Temperschritt erhöht den Schmelzpunkt der Planarisierungsschicht. Der Temperschritt kann in einem separaten Ofen erfolgen. [00037] Es ist auch denkbar, dass die Reflektorschicht 606 zunächst durch eine bekannte Verkapselung, bspw. mittels ei ^¬ ner TiW : N-Schicht verkapselt wird. Darauf wird eine Pt/Sn oder eine Ti/Sn-Legierung als Planarisierungsmaterial 200 ab- geschieden. Nach einem Einebnen der Planarisierungsebene, bspw. durch ein Verfließen, kann durch ein Aufbringen einer Pt-Schicht und ein anschließendes Tempern der Schmelzpunkt der Planarisierungsebene erhöht werden. Dazu kann beispiels- weise eine zweite Pt-Schicht dienen oder ein Prozessschritt, der zunächst ein schnelles Verfließen einer Sn-Lotverbindung vorsieht und danach eine Temperreaktion von Sn mit einer unter dem Sn befindlichen Pt-Schicht. Durch die Bildung von Pt- Sn-Verbindungen erhöht sich der WiederaufSchmelzpunkt der Planarisierungsebene. Gleichzeitig wird Pt naßchemisch struk ^¬ turierbar, was mögliche nachfolgende Lithographieschritte vereinfacht .

[00038] Das Verfließen des Planarisierungsmaterials kann in allen Ausführungsbeispielen auf vielfältige Weise beeinflusst werden. Beispielsweise kann durch eine Strukturierung der

Oberfläche, bspw. durch ein Ausformen von Kapillaren mittels eines Lasers, die Fließfähigkeit des Planarisierungsmaterials auf dem Untergrund verbessert werden. Es können kritische Be ^¬ reiche durch ein Aufbringen eines Benetzungsmittels, wie Ag, besser benetzt werden und andere Bereiche durch ein Aufbringen eine entnetzenden Mittels, wie bspw. Ti, weitgehend von dem Planarisierungsmaterial frei gehalten werden.

[00039] Fig. 7 zeigt ein zweites Ausführungsbeispiel einer Halbleiterschichtfolge 104 des Halbleiterchips. Das zweite Ausführungsbeispiel unterscheidet sich von dem ersten Ausfüh ^¬ rungsbeispiel der Fig. 6 wesentlich dadurch, dass die Kontak- tierung, d.h. die Stromverteilung für erste Dotierschicht 600 und für die zweite Dotierschicht 602 über die Seite der Re ^¬ flektorschicht 606 vorgenommen werden. Dadurch kann die gege- nüberliegende Seite vollständig für die Strahlungskopplung, ohne eine störende Abschattung von Zuleitungen, genutzt werden. Die Kontaktierung der ersten Dotierschicht 600 erfolgt über Gruben bzw. Gräben, auch als Via oder Durchkontaktierung 700 bezeichnet. Die Durchkontaktierung 700 schließt in dem gezeigten zweiten Ausführungsbeispiel unmittelbar an die Reflektorschicht 606 an. Eine Kontaktierung der zweiten Dotierschicht 602 erfolgt über eine Kontaktschicht 702. Die Durch ^¬ kontaktierung 700 und die Reflektorschicht 606 ist von der Kontaktschicht 702, von der zweiten Dotierschicht 602 und der aktiven Zone 604 elektrisch isoliert.

[00040] Bei der Herstellung der Durchkontaktierung 700 kann es passieren, dass Ausnehmungen ungefüllt bleiben, so dass an Stellen der Durchkontaktierung 700 Hohlräume entstehen. Hohlräume stellen bei einer Übertragung des Halbleiterkörpers 100 auf den Ersatzträger 400 eine Schwachstelle dar, insbesondere bei Entfernen des Epitaxieträgers. An solchen Hohlräumen kann die Halbleiterschichtfolge 104 leicht brechen. Zusätzlich wird durch Hohlräume der Stromfluss zu der ersten Dotier ^¬ schicht 600 verringert. Durch das Aufbringen eines Planari ^¬ sierungsmaterials 200 und ein Verfließen desselben zu einer Schmelze werden solche Hohlräume zusätzlich geschlossen. Es ist möglich, durch ein Aufpressen der Schmelze in Vakuum das Planarisierungsmaterial 200 in vorhandene Hohlräume zu pres ^¬ sen .

[00041] Die Planarisierungsebene übernimmt zusätzlich die Funktion einer Wärmeabfuhr nach Außen. Als Planarisierungsmaterial 200 kann beispielsweise ein eutektisches Au-Si- Material genutzt werden. Es verfügt über einen Schmelzpunkt von 360°C. Ein hoher Anteil an Au ermöglicht eine inert ver ^¬ kapselnde Planarisierungsebene mit sehr guter elektrischer und thermischer Leitfähigkeit. Nach einem Erstarren des eu- tektischen Gefüges aus Au und Si kann die Oberfläche weiter durch ein Herausätzen der sichtbaren Si-Phase und eines nachfolgenden CMP-Schrittes planarisiert werden. Dabei ist es denkbar, dass in der Lotschicht Abstandshalter aus einem härten Metall als Abstandshalter zum Kennzeichnen einer gewünschten Schichtdicke vorgesehen sind. Die so entstandene Oberfläche eignet sich für ein Aufbringen des Ersatzträgers, beispielsweise durch Verfahrensschritte wie Direct Bonding oder Thermocompression Bonding. Es ist ebenso möglich, dass ein weiterer Lötschritt durchgeführt wird. Denkbar ist ein isothermes Erstarren zum Fügen der Planarisierungsebene und des Ersatzträgers. Dies kann beispielsweise mittels einer Au- Sn-Legierung als weiters Lotmaterial erfolgen. Die Dicke ei ^¬ nes solchen Lotmaterials wird damit auf ein Minimum redu ^¬ ziert. Ein resultierender Wärmewiderstand wird somit nur mi- nimal gegenüber dem Wärmewiderstand der reinen Planarisie ^¬ rungsebene erhöht.

[ 00042 ] Alle Ausführungsbeispiele können entsprechend der gewünschten Eigenschaften der Planarisierungsebene angepasst werden. Sollte die Oberfläche des Halbleiterkörpers eine be ^¬ sondere Strukturierung aufweisen, so kann mittels eines photolithographischen Prozesses eine Zwischenschicht gebildet werden, so dass bei einem Aufbringen der Lotverbindung Ausnehmungen von der Lotverbindung benetzt und Erhebungen nicht von der Lotverbindung benetzt werden. So werden durch die

Lotverbindung nur die Ausnehmungen, bspw. Durchkontaktierun- gen, aufgefüllt. Die Lotverbindung kann weiterhin in Schmelze mit Druck in Ausnehmungen gepresst werden. Dazu kann in Vakuum eine Druckplatte auf die Lotverbindung gepresst werden, deren Oberfläche von der geschmolzenen Lotverbindung nicht benetzt wird. Die Druckplatte unterscheidet sich beispiels ^¬ weise in ihrem thermischen Ausdehnverhalten von dem Halbleiterkörper, so dass sie sich nach einem Abkühlen der geschmolzenen Lotverbindung ohne weiteres von ihr löst. Poliertes SiC kann beispielsweise als solcher Druckstempel zur Druckplan ^¬ arisierung eines GaN-Dünnschicht-Halbleiterchips dienen.

[ 00043] Die verschiedenen Metallschichten, also auch die Lotverbindung können jeweils auf verschiedene Arten aufge ^¬ bracht werden. Zu den Aufbringverfahren zählen: - Aufdampfen;

- Zerstäuben (sputtering) ;

- Autokatalytische Abscheidung;

- Galvanisieren;

- Plasma-Spraying, bspw. mit Nano-Dust; - Siebdruck von Pasten, etc.

[ 00044 ] Es können auch mehrere Planarisierungsebenen vorgesehen sein, um eine besonders plane Oberfläche oder bessere Verkapselung der Reflektorschicht zu erhalten. Die Halblei ^¬ terschichtfolge kann durch weitere Planarisierungsebenen zu- dem mechanisch stabilisiert werden. Beispielsweise kann auch ein Ersatzträger auf die Planarisierungsebene aufgewachsen werden, etwa durch eine Galvanisierung. Im Falle einer Galvanik kann eine solche Verstärkung ganzflächig oder partiell, etwa auf einem Bauelement bzw. Chip, erfolgen.

[00045] Fig. 8 zeigt eine schematische Darstellung eines Ausführungsbeispiels eines Verfahrens zur Herstellung eines Halbleiterchips .

[00046] In einem ersten Verfahrensschritt 800 wird ein Halbleiterkörper mit einer ersten Oberfläche bereitgestellt. Der Halbleiterkörper kann durch eine Vielzahl von bekannten Verfahrenschritten hergestellt und/oder strukturiert worden sein. Insbesondere kann der Halbleiterkörper aufgewachsene Schichte, so wie epitaktische Halbleiterschichten oder Metal- lisierungsebenen aufweisen.

[00047] Auf die erste Oberfläche wird in einem zweiten Ver ^¬ fahrensschritt 802 eine metallische Planarisierungsebene auf ^¬ gebracht. Die metallische Planarisierungsebene umfasst dabei ein niederschmelzendes Planarisierungsmaterial, bspw. eine Lotverbindung, die unterhalb 600°C verfließt.

[00048] In einem dritten Verfahrensschritt 804 wird der Schmelzpunkt der Planarisierungsebene erhöht, um eine weiter Verarbeitung des Halbleiterkörpers, bspw. ein Löten auf einen Ersatzträger zu ermöglichen, ohne dass die Planarisierungs- ebene verformt wird.

[00049] In einem vierten Verfahrensschritt 802 wird die Planarisierungsebene durch ein chemisch-mechanisches Polieren weiter geglättet.

ABSCHLIESSENDE FESTSTELLUNG

[00050] Der Halbleiterchip und das Verfahren zum Herstellen eines Halbleiterchips wurden zur Veranschaulichung des zugrundeliegenden Gedankens anhand einiger Ausführungsbei ^¬ spiele beschrieben. Die Ausführungsbeispiele sind dabei nicht auf bestimmte Merkmalskombinationen beschränkt. Auch wenn ei- nige Merkmale und Ausgestaltungen nur im Zusammenhang mit einem besonderen Ausführungsbeispiel oder einzelnen Ausführungsbeispielen beschrieben wurden, können sie jeweils mit anderen Merkmalen aus anderen Ausführungsbeispielen kombi- niert werden. Es ist ebenso möglich, in Ausführungsbeispielen einzelne dargestellte Merkmale oder besondere Ausgestaltungen wegzulassen oder hinzuzufügen, soweit die allgemeine technische Lehre realisiert bleibt.

[00051] Auch wenn das dargestellte Verfahren anhand des Beispiels eines Dünnfilm-Halbleiters dargestellt ist, so ist es dennoch ohne weiteres auf jeden anderen Halbleiterprozess übertragbar, in dem eine Planarisierung einer Oberfläche durchgeführt wird. Insbesondere ist das Verfahren bei der Herstellung solcher Halbleiterchips denkbar, in denen eine gute Wärmeabfuhr wünschenswert ist.

[00052] Die Schritte des Verfahrens zum Herstellen eines Halbleiterchips sind in einer bestimmten Reihenfolge be ^¬ schrieben. Es ist aber selbstverständlich, dass jedes der in dieser Offenbarung beschriebenen Verfahren in jeder anderen, sinnvollen Reihenfolge durchgeführt werden kann, wobei auch Verfahrensschritte ausgelassen oder hinzugefügt werden kön ^¬ nen, soweit nicht von dem Grundgedanken der beschriebenen technischen Lehre abgewichen wird.

L I TERATUR

[00053] In diesem Dokument sind die folgenden Veröffentli- chungen zitiert:

[1] I. Schnitzer et al . : Appl . Phys . Lett. 63 (16), S.

2174 - 2176. 18. Oktober 1993;

[2] EP 0 905 797 A2 und

[3] WO 02/13281. BEZUGSZEICHENLISTE

Halbleiterkörper 100

Epitaxieträger 102 Halbleiterschichtfolge 104

Lotverbindung 200

Ersatzträger 400

Erste Dotierschicht 600

Zweite Dotierschicht 602 Aktive Zone 604

Reflektorschicht 606

Durchkontaktierung 700

Kontaktschicht 702