技术领域

本发明属于超大规模集成电路 （Ultra-Large Scale Integration, ULSI) 工艺制造技 术领域， 具体涉及一种锗基肖特基 N型场效应 (NMOS)晶体管的制备方法。 背景技术 随着 CMOS器件特征尺寸的不断缩小，传统硅基 MOS器件的发展逐渐达到物理 和技术的双重极限， 而载流子迁移率退化成为影响器件性能进一步 提升的关键因素。 为了提高器件的驱动能力，采用高迁移率沟道 材料是一种十分有效的途径。锗材料在 低电场下的空穴迁移率是硅材料的 4倍， 电子迁移率是硅材料的 2倍， 因此， 锗材料 作为一种新的沟道材料以其更高、 更加对称的载流子迁移率成为高性能 M0SFET器件 很有希望的发展方向之一。 与硅材料相比， 杂质在锗材料中扩散较快且激活率低， 因而源漏区掺杂浓度较低 并且不易形成浅结， 引起锗基 MOS器件源漏串联电阻增加， 导致器件性能退化。 肖 特基源漏晶体管能很好克服以上问题而成为一 种非常具有发展潜力的结构。它与传统 晶体管的主要区别就是它用金属或者金属锗化 物源漏替代了传统的高掺杂源漏，源漏 和沟道的接触由 PN结变成了金属和半导体接触的肖特基结。 肖特基源漏晶体管结构 不仅避免了杂质固溶度低和扩散快的问题， 而且还能保证低电阻率和获得突变源漏 结。 锗基肖特基晶体管有如下优势： （1 )采用金属或者金属锗化物源漏， 源漏寄生电 阻显著降低； （2) 肖特基晶体管的制备工艺和传统 CMOS工艺完全兼容， 而且制备 过程简单； （3 )没有少子注入的肖特基接触不存在寄生三极� �效应， 因而消除了困扰 CMOS电路的闩锁效应； （4)工艺热预算较低， 非常有利于高 k栅介质、 金属栅、 应 变沟道等工艺集成； （5 )锗材料迁移率大、 速度特性好， 因而锗基器件其高频特性远 优于传统的硅基器件。

但是， 锗基肖特基晶体管的性能也受到了源漏 -沟道肖特基势垒的制约。 在锗基 肖特基晶体管的源漏与衬底的界面处， 由于存在界面态， 费米能级被钉扎在锗的价带 附近， 造成电子势垒较大， 空穴势垒较小， 从而限制了锗基肖特基晶体管 （尤其是 MOS) 性能的提升。 首先， 源端的电子势垒高度是决定开态电流大小的重 要因素， 较大的电子势垒限制了源端电子的注入， 导致器件的开态电流小； 其次， 漏端的较低 的空穴势垒引起关态泄漏电流过大； 再者，较大的电子势垒使源端的电子主要以隧 穿 的方式进入沟道， 导致器件的亚阈值斜率变大。 总之， 电子势垒高度成为影响锗基 MOS 肖特基晶体管性能的决定因素之一。 为了降低电子的势垒高度， 必须减弱或 去除费米能级钉扎效应。 导致费米能级钉扎有以下两方面的因素： 第一， 锗半导体表 面的悬挂键和缺陷等因素形成的表面态； 第二， 根据海涅理论， 金属的电子波函数在 锗中的不完全衰减而导致在锗半导体的禁带当 中产生的金属诱导带隙态（MIGS)。另 夕卜， 锗基 MOS器件的栅介质也存在较大的问题， 一般需要插入一层界面层以改善栅 电容性能。

发明内容

针对上述锗基肖特基 MOS晶体管存在的问题， 本发明在其源漏区淀积一薄层 的高 k介质层来减弱费米能级钉扎效应， 降低电子势垒， 改善锗基肖特基 MOS晶 体管的性能。

下面简述本发明的锗基肖特基 MOS晶体管的一种制备方法， 步骤如下： 1-1 ) 在锗基衬底上制作 MOS晶体管结构；

1-2) 源漏区域上淀积一高 k介质层， 该介质层的光频介电常数 ε _∞ <4.5以及导 带偏移量 AE _c <2eV;

1-3 ) 溅射低功函数金属薄膜；

1—4) 形成金属源漏；

1- 5 ) 形成接触孔、 金属连线。

步骤 1一 1) 具体包括：

2— 1)在衬底上制作隔离区；

2— 2)淀积栅介质层；

2— 3)形成栅结构；

2— 4)形成侧墙结构。

所述步骤 1一 1 )的锗基衬底可以是体锗衬底、锗覆绝缘（Germa nium-On-Insulator GOD 衬底或外延锗衬底。

所述步骤 1一 2) 的绝缘介质层可以采用氧化钇 (Y ₂ 0 ₃ )、 氧化铪 (ΗΡ0 ₂ ) 或氧化锆 (Zr0 ₂ )等高 k介质材料。

所述步骤 1一 3 ) 的金属薄膜可以为铝膜或其他低功函数金属膜 。

所述肖特基晶体管的源、 漏制作成提升、 凹陷结构或者其他新结构如 FinFET等。 与现有技术相比， 本发明的有益效果是：

通过在金属源漏和锗衬底之间增加一层厚度为 l~3nm的高 k绝缘介质层， 能有效 调制源漏-沟道的肖特基势垒， 提升器件的电流开关比， 降低器件的亚阈值斜率。 此 介质层一方面可以阻挡金属中的电子波函数在 半导体禁带当中引入的 MIGS界面态， 另一方面还能够对锗界面的悬挂键进行钝化。 同时， 由于绝缘介质层的厚度非常薄， 电子基本上可以自由通过， 所以不会明显增加源漏的寄生电阻。 总之， 此方法可以减 弱费米能级钉扎效应， 使费米能级向锗的导带位置移动， 降低电子势垒， 尤其能改善 MOS器件的性能。 与其他材料如氧化铝 （A1 ₂ 0 ₃ ) 等作为绝缘介质层相比， 本优选 实施例氧化钇 (Y ₂ 0 ₃ )能与锗材料形成良好的界面接触， 有效地减弱费米能级钉扎效 应， 降低肖特基电子势垒； 而且氧化钇 (Υ ₂ 0 ₃ )还能作为栅介质钝化层； 同时制备工艺 简单且与硅 CMOS工艺兼容。

为了有效抑制费米能级钉扎效应， 一般要求绝缘介质层光频介电常数 ε _∞ <4.5以及 导带偏移量 AE _c <2eV。 本发明采用的绝缘层材料是氧化钇 (Y ₂ 0 ₃ )、 氧化铪 (Hf0 ₂ ) 、 氧化锆 (Zr0 ₂ )等高 k介质材料。 它们的光频介电常数 ε _∞ 基本上都在 4以下， 由此推算出 的钉扎系数 S—般都大于 0.5; 而且有实验表明， 它们的导带偏移量 AE _C 也都在 1.5eV 左右， 其引入的隧穿阻力较小。 因此， 这些材料都能很好地减弱费米能级钉扎效应， 调制源漏-沟道的肖特基势垒。 附图说明

图 1为本发明提出的制备锗基 NMOS肖特基晶体管的流程图。 具体实施方式

下面结合附图和具体实施方式对本发明作进一 步详细描述：

参考图 1， 本发明提供一优选实施例说明本发明锗基肖特 基匪 OS晶体管的制备方 法， 该方法包括如下步骤：

步骤 1 : 提供一块锗基衬底。 如图 1 (a) 所示， 一块 P型半导体锗衬底 1， 其中半导 体锗衬底 1可以是体锗衬底、 锗覆绝缘 （GOI) 衬底或外延锗衬底等。

步骤 2: 制作 N阱区域。在锗衬底上淀积氧化硅层并且淀积� �化硅层， 通过光刻定义 N阱区域， 反应离子刻蚀掉 N阱区域的氮化硅， 并且离子注入 N型杂质， 比 如磷， 然后退火驱入制作 N阱 2， 最后去掉注入掩蔽层， 完成图如图 1 (b) 所示。 步骤 3 : 实现沟槽隔离。 如图 1 ( C) 中隔离区 3， 在锗片上淀积氧化硅和氮化硅层， 通过光刻定义出沟槽的位置， 之后利用反应离子刻蚀技术刻蚀氮化硅和氧化 硅， 进而刻蚀锗， 形成沟槽， 并利用 CVD方法淀积氧化硅回填隔离槽， 最后 利用化学机械抛光技术 （CMP) 将表面磨平， 实现器件间的隔离。 器件隔离 不局限于浅槽隔离 （STI)， 也可以采用场氧隔离等技术。

步骤 4: 在所述有源区上形成栅极介质层。 栅介质层可以采用高 k介质、 二氧化锗、 氮氧化锗等材料。 在淀积栅介质之前， 一般需要用 PH ₃ 、 H ₃ 进行表面钝化 处理或淀积一层界面层， 如硅 (Si)、 氮化铝 (AIN)、 氧化钇 (Y ₂ 0 ₃ )等。 本优选 实施例先在锗衬底上制作一薄层氧化钇 (Υ ₂ 0 ₃ )作为界面层，然后采用 ALD方 法淀积得到二氧化铪 (Hro ₂ ) 栅介质层 4， 如图 1 (d) 所示。

步骤 5: 在所述栅极介质层上形成栅极。 栅可以采用多晶硅栅或者金属栅或者 FUSI 栅等， 本实施例采用淀积金属氮化钛 （TiN) 作为栅， 然后光刻定义出栅结 构并刻蚀去除多余部分， 如图 1 (e) 所示金属栅 5。

步骤 6: 在栅极两侧形成侧墙。 侧墙可以通过淀积 Si0 ₂ 或 Si ₃ N ₄ 并且刻蚀形成侧墙， 也可以采用先 Si ₃ N ₄ 再 Si0 ₂ 的双侧墙。 如图 1 (0所示， 本实施例采用淀积 二氧化硅并且干法刻蚀的方法， 在栅的两侧可以形成一个隔离结构 6 (侧墙 结构）。

步骤 7: 源漏区域淀积的一高 k介质层。 该高 k介质层通过淀积薄层金属后氧化或者

ALD直接淀积得到， 由于此薄层用于调节源漏-沟道的势垒， 要求介质层光 频介电常数 ε _∞ <4.5 以及导带偏移量 AE _c <2eV。 氧化钇 (Y ₂ 0 ₃ )、 氧化铪

(Hf0 ₂ ) 、氧化锆 (Zr0 ₂ )等高 k介质材料都满足以上要求， 本优选实施例采用 氧化钇 (Y ₂ 0 ₃ )， 其厚度约为 l~3nm， 如图 1 (g) 中薄层 7所示。

步骤 8: 溅射低功函数金属薄膜， 可采用铝 (Al)、 钛 (Ti)、 钇 (Y)等金属， 本优选实施 例为铝。可以采用物理气相淀积方式， 如蒸镀或溅射， 在半导体衬底上淀积 一层铝膜 8， 其厚度范围在 50~500nm， 如图 1 (h) 所示。 步骤 9: 形成金属源漏。如图 1 (i)所示， 通过光刻定义图形然后刻蚀形成源漏结构， 得到金属源漏 9。 步骤 10: 形成接触孔、 金属连线。 用化学汽相淀积方法淀积氧化层， 光刻定义出开 孔位置并刻蚀二氧化硅， 形成接触孔； 然后溅射金属层， 比如 Al、 Al-Ti等， 并光刻定义出连线图形， 经过刻蚀后， 即形成金属连线图形， 最后通过低温 退火过程合金， 形成金属连线层 10。 最后完成图如图 1 (j ) 所示。 本发明提出了一种锗基肖特基 MOS晶体管的制备方法。 此方法不但降低了锗 基 MOS源漏处电子的势垒高度， 改善了锗基肖特基 MOS晶体管的电流开关比， 提升了锗基肖特基 MOS晶体管的性能， 而且与硅 CMOS技术完全兼容， 保持了工 艺简单的优势。相对于现有工艺制备方法，所 述半导体器件结构及其制造方法简单有 效地提升锗基肖特基 MOS晶体管的性能。

以上通过优选实施例详细描述了本发明所提 出的制备方法， 本领域的技术人员 应当理解， 以上所述仅为本发明的优选实施例， 在不脱离本发明实质的范围内， 可以 对本发明的器件结构做一定的变形或修改，例 如源漏结构也可采用提升、凹陷源漏结 构或者其他新结构如 FinFET (Fin-shaped Field-effect transistor) 等； 其制备方法也不 限于实施例中所公开的内容， 凡依本发明权利要求所做的均等变化与修饰， 皆应属本 发明的涵盖范围。