Procédé de traitement d'un signal numérique au sein d'un modulateur delta-sigma numérique, et modulateur delta-sigma numérique correspondant

L 'invention concerne les modulateurs delta-sigma numériques.

L 'invention s ' applique avantageusement mais non limitativement à la transmission de signaux radio fréquence et notamment aux dispositifs de transmission sans fil, par exemple des téléphones mobiles cellulaires, dont la chaîne de transmission incorpore un tel modulateur delta-sigma numérique.

Un modulateur delta-sigma numérique est un dispositif permettant l' encodage d'un signal numérique sur un faible nombre de niveaux et à une fréquence d' échantillonnage bien supérieure à la bande passante du signal à encoder. La particularité d'un tel encodeur est sa fonction de transfert par rapport au bruit de quantification, qui repousse celui-ci à l' extérieur de la bande passante du signal. Ainsi, par un filtrage adéquat, le rapport signal à bruit dans la bande passante est largement amélioré par rapport à des sur-échantillonneurs classiques. Un modulateur numérique delta-sigma classique comprend une entrée où arrivent des données numériques échantillonnées sur N bits, une sortie qui délivre une valeur numérique échantillonnée (quantifiée) sur n bits, n étant inférieur à N (égal par exemple à 1 ), un filtre de boucle connecté à l' entrée et permettant un filtrage et une mise en forme du bruit de quantification, ainsi qu'un quantificateur sur n bits, connecté à la sortie, et rebouclé sur le filtre de boucle.

Classiquement, un filtre de boucle numérique d'un modulateur delta-sigma est généralement constitué d' additionneurs et de registres (bascules) qui sont cadencés par un signal d'horloge. Le nombre de registres fixe l' ordre du modulateur et donc la précision de l' encodage du signal. Entre deux registres, c' est-à-dire au cours d'une période du signal d'horloge, un calcul sur des valeurs numériques est effectué, principalement des additions.

Or, dans un circuit utilisant un codage des nombres en complément à deux, le temps de propagation de la retenue est fonction du nombre de bits du signal. Et ceci devient rapidement incompatible avec une fréquence d'horloge élevée. Une solution consiste alors à utiliser une arithmétique redondante pour le codage des données, c' est-à-dire un codage dans lequel une même valeur peut être codée de différentes façons. Plusieurs codages en arithmétique redondante existent, et l 'on peut notamment citer le codage du type « à conservation de retenue négative » plus connu par l'homme du métier sous la dénomination anglosaxonne « Borrow-save » (BS), dans laquelle chaque bit du signal est représenté par un codage sur trois valeurs qui sont - 1 , 0 et 1. Il faut par conséquent 2N bits pour un signal qui serait codé sur N bits en complément à 2. L 'avantage d'utiliser une telle arithmétique redondante réside dans le fait qu' il n'y a plus de propagation de retenue lors d'une addition. L ' addition peut donc se faire en temps constant indépendamment du nombre de bits. Cela étant, le calcul de la quantification nécessite encore une propagation de retenue, ce qui s ' avère toujours incompatible avec une fréquence du signal d'horloge élevée.

Une solution consiste alors à utiliser une quantification non exacte de la sortie. Plus précisément, alors que dans une quantification exacte, les moyens de quantification utilisent tous les bits du signal présent à l' entrée des moyens de quantification pour déterminer le signal de sortie quantifié, dans une quantification non exacte, on utilise seulement une partie des bits du signal présent à l' entrée des moyens de quantification, pour effectuer la quantification. Une telle solution est par exemple décrite dans l' article de Hossack et Sewell intitulé « The Application of Redundant Number Systems to Digital

Sigma-Delta Modulators », pages 481 à 484, ISCAS, 1994.

Cependant, si une telle solution utilisant une arithmétique redondante et une quantification non exacte de la sortie réduit le temps de propagation de la retenue dans le calcul de quantification, ce temps

de calcul réduit permet certes de travailler à des fréquences plus élevées, mais s' avère toujours incompatible pour des fréquences de signal d'horloge très élevées, comme par exemple celles utilisées dans des applications radiofréquences. L 'invention vise à apporter une solution à ce problème.

Selon un aspect de l' invention, il est proposé un procédé de traitement d'un signal numérique d' entrée échantillonné sur N bits au sein d'un modulateur delta-sigma numérique. Ce traitement comprend une élaboration selon un codage en arithmétique redondante d'un signal échantillonné filtré et une élaboration d'un signal de sortie échantillonné sur n bits, n étant inférieur à N, en utilisant une quantification non exacte.

Selon une caractéristique générale de cet aspect de l' invention, on anticipe l'élaboration du signal de sortie. En d' autres termes, contrairement à l' art antérieur dans lequel on élaborait le signal de sortie quantifié sur n bits après avoir élaboré le signal échantillonné filtré, on anticipe cette élaboration du signal de sortie dans l' invention, c' est-à-dire que l'on va élaborer ce signal de sortie à partir de signaux intermédiaires prélevés au sein de la chaîne de traitements d' élaboration du signal échantillonné filtré. Ceci va permettre en particulier de pouvoir délivrer simultanément le signal échantillonné filtré qui va être rebouclé sur le dernier module d' addition/soustraction du modulateur, et le signal de sortie quantifié qui va être rebouclé sur tous les modules d' addition/soustraction du modulateur.

Ainsi, selon un mode de mise en œuvre de l'invention, l' élaboration du signal échantillonné filtré comporte une succession de traitements élémentaires effectués à partir du signal d' entrée et d' échantillons du signal filtré et du signal de sortie, et l' anticipation de l'élaboration du signal de sortie comprend l'élaboration du signal de sortie parallèlement à l'un au moins des traitements élémentaires d' élaboration du signal échantillonné filtré.

En d' autres termes, l'invention offre ici une parallélisation des calculs qui permet une compatibilité du fonctionnement du modulateur avec des fréquences de travail très élevées.

L 'élaboration du signal de sortie est par exemple effectuée parallèlement au dernier traitement élémentaire d' élaboration du signal échantillonné filtré.

Selon un mode de mise en œuvre de l' invention, l'anticipation de l'élaboration du signal de sortie comprend l'élaboration du signal de sortie à partir de certains bits seulement, des échantillons de signaux intermédiaires échantillonnés prélevés avant le dernier traitement élémentaire d' élaboration du signal échantillonné filtré.

Selon un mode de mise en œuvre de l' invention, on définit n fonctions logiques de quantification non exacte faisant intervenir chacune une partie spécifique seulement des bits de chaque échantillon du signal filtré et fournissant chacune un bit de chaque échantillon du signal de sortie. L' élaboration du signal de sortie comporte alors l' élaboration de n fonctions logiques dites « d' anticipation », chaque fonction logique d' anticipation fournissant un bit de chaque échantillon du signal de sortie et est obtenue à partir de la fonction logique de quantification non exacte correspondante et fait intervenir des bits particuliers des échantillons desdits signaux intermédiaires qui permettent d' obtenir lesdits bits spécifiques compte tenu du ou des traitements élémentaires d' élaboration du signal échantillonné et filtré à effectuer sur ces échantillons de signaux intermédiaires. Bien que l'invention puisse s' appliquer à tout codage en arithmétique redondante, on pourra utiliser avantageusement un codage du type à conservation de retenue négative (« Borrow-save » : BS).

Selon un autre aspect de l' invention, il est proposé un modulateur delta-sigma numérique, comprenant : - une entrée de signal pour recevoir des échantillons numériques de N bits, des moyens numériques de filtrage connectés à l' entrée du signal et aptes à effectuer des opérations d' addition/soustraction et d'intégration selon un

codage en arithmétique redondante pour délivrer des échantillons numériques filtrés, et des moyens de quantification aptes à effectuer une opération de quantification non exacte pour délivrer des échantillons numériques de sortie de n bits, n étant inférieur à N.

Selon une caractéristique générale de cet autre aspect de l' invention, l'entrée des moyens de quantification est connectée au sein des moyens numériques de filtrage. Selon un mode de réalisation de l' invention, les moyens numériques de filtrage comportent une chaîne d' au moins un module additionneur/soustracteur, chaque module étant rebouclé sur lui-même et possédant chacun plusieurs étages d' addition/soustraction connectés en cascade, l' entrée des moyens de quantification est connectée en amont du dernier étage d' addition/soustraction du dernier module additionneur/soustracteur et la sortie des moyens de quantification est rebouclée sur chaque module.

Par exemple, l'entrée des moyens de quantification est connectée à l' intérieur du dernier module en amont du dernier étage d' addition/soustraction de ce dernier module additionneur/soustracteur.

Selon un mode de réalisation de l'invention, sont définies n fonctions logiques de quantification non exacte faisant intervenir chacune une partie spécifique seulement des bits de chaque échantillon du signal filtré et fournissant chacune un bit de chaque échantillon du signal ; et les moyens de quantification comportent n cellules logiques mettant respectivement en oeuvre n fonctions logiques d' anticipation et délivrent respectivement les n bits de chaque échantillon du signal de sortie ; chaque fonction logique d' anticipation est obtenue à partir de ladite fonction logique de quantification non exacte correspondante et la cellule logique correspondante reçoit en entrée des bits particuliers des échantillons desdits signaux intermédiaires qui permettent d'obtenir lesdits bits spécifiques compte tenu du ou des étages d' addition/soustraction situés en aval de l'entrée de ladite cellule.

Selon un autre aspect de l' invention, il est également proposé un élément d'un système de communication sans fil, par exemple un téléphone mobile cellulaire, comportant une chaîne de transmission incorporant un modulateur delta-sigma tel que défini ci-avant. D ' autres avantages et caractéristiques de l' invention apparaîtront à l' examen de la description détaillée de modes de réalisation et de mise en œuvre, nullement limitatifs, et des dessins annexés sur lesquels : la figure 1 illustre de façon schématique un exemple d'un modulateur delta-sigma selon l' invention, - les figures 2 à 7 illustrent un type de codage en complément à 2, un codage redondant du type « Borrow-save » ainsi que les mécanismes d'addition de nombres codés selon ces deux codages avec des exemples de cellules matérielles correspondantes, - les figures 8 et 9 illustrent plus en détail l' architecture interne du premier module du modulateur de la figure 1 , la figure 10 illustre plus en détail l'architecture interne du dernier module d'addition/soustraction du modulateur de la figure 1 , - les figures 1 1 et 12 illustrent différentes connexions possibles des moyens de quantification au sein du modulateur de la figure 1 , et, les figures 13 et 14 illustrent deux exemples d' applications d'un modulateur delta-sigma selon l' invention. Sur la figure 1 , la référence MDU désigne un modulateur delta- sigma. Ce modulateur delta-sigma comporte essentiellement des moyens de filtrage en boucle MFR ainsi que des moyens de quantification CL.

Les moyens de filtrage MFR comportent ici, puisque le modulateur MDU est d' ordre 3 , trois modules additionneurs/soustracteurs MOD l , M0D2 et M0D3. La sortie de chacun de ces modules est rebouclée sur une de ses entrées de façon à réaliser une fonction d'intégration. Par ailleurs, les données de sortie

de chaque module sont délivrées par l'intermédiaire d'une bascule BSDi cadencée par un signal d'horloge CLK ayant une fréquence Fs.

Le modulateur MDU reçoit en entrée un signal numérique d' entrée SE échantillonné sur N bits. En d' autres termes, le modulateur MDU reçoit des échantillons successifs de N bits.

Le modulateur MDU, et plus particulièrement les moyens de quantification CL, délivrent par l' intermédiaire de la bascule BSD3 du bloc de traitement final BTF, un signal de sortie Y échantillonné sur n bits, n étant inférieur à N. Dans l' exemple non limitatif qui est décrit ici, n est égal à 1.

Outre les moyens qui viennent d' être décrits, les moyens de filtrage MFR du modulateur MDU comportent également des moyens

DYi aptes à réduire la dynamique du signal d' entrée SE et des signaux intermédiaires de façon à éviter une saturation des différents éléments du modulateur.

Par ailleurs, le signal de sortie quantifié Y est rebouclé sur chacun des modules additionneurs/soustracteurs MODi du modulateur MDU, éventuellement après multiplication par un gain approprié qui peut être différent pour chacune des boucles de retour. La modulation « delta » est basée sur la quantification de la modification du signal d' échantillon à échantillon, plutôt que sur la quantification de la valeur absolue du signal à chaque échantillon.

La présence d'un intégrateur (« sigma ») dans le modulateur confère au modulateur la dénomination de « modulateur delta-sigma ». La sortie du modulateur delta-sigma est à une fréquence de suréchantillonage (fréquence du signal d'horloge) Fs très élevée. C ' est une caractéristique fondamentale des modulateurs delta-sigma parce qu' ils utilisent la portion haute fréquence du spectre pour repousser la majeure partie du bruit de quantification. En effet, un modulateur delta-sigma est conçu pour repousser le bruit de quantification hors de la bande du signal utile.

Bien que cela ne soit pas indispensable, le modulateur MDU peut comporter également un filtre supplémentaire FFB destiné à réduire encore le bruit dans la bande du signal, ce filtre FFB étant formé ici

par un rebouclage du signal filtré SF sur le deuxième module MOD2 par l' intermédiaire d'un gain (division par 2 ⁵ ).

Le nombre de bits des échantillons des signaux intermédiaires délivrés par les différents modules, le nombre de bits des échantillons du signal filtré, les valeurs de réduction de dynamiques des signaux

(moyens DY l , DY2 et DY3), ainsi que les différents gains de retour du signal Y, sont choisis pour éviter une saturation des différents moyens du modulateur MDU, compte tenu également de l' application envisagée, ainsi que du rapport de suréchantillonnage désiré et du rapport signal à bruit désiré. L'homme du métier saura adapter ces différents paramètres en fonction de l' application souhaitée, étant bien entendu indiqué que l' invention s ' applique quelle que soit la valeur de ces différents paramètres.

Le signal d' entrée SE est un signal numérique codé selon une notation en complément à 2. Il en est de même pour le signal de sortie quantifié Y. Par contre, les signaux intermédiaires échantillonnés ainsi que le signal filtre SF sont codés selon une arithmétique redondante qui est ici une arithmétique du type à conservation de retenue négative (Borrow-save » : BS). En effet, l'intérêt des systèmes de codage à arithmétique redondante est de permettre d' effectuer des additions/soustractions de façon totalement parallèle, c' est-à-dire sans propagation de retenue.

On rappelle ici qu'un entier relatif est représenté en complément à 2 (désigné C2 dans la suite du texte) de la façon suivante :

M-2

A = a _n _ ₁ a _n _ ₂ - - - a _ι a ₀ = - a _n _ _χ 2 ^n~λ + ∑a, 2' i=0

Sur la figure 2, on a représenté à titre d'exemple un nombre codé en complément à 2 sur 8 bits, avec 7 bits positifs (représentés par un rond noir) et un bit négatif (représenté par un rond blanc). A cet égard, cette notation de rond noir et de rond blanc pour désigner un bit positif et un bit négatif, respectivement, sera adoptée dans toute la suite des figures.

On peut également représenter les nombres en base β par l'ensemble de chiffres {-α,-α+l,...,0,...,α-l,α} au lieu des chiffres de {0,1,2 β-1} avec α < β-1.

Dans ce système, si 2α +1 > β, les nombres ont plusieurs écritures possibles. On dit alors que le système est redondant.

Parmi les codages arithmétique redondante, on peut comme indiqué ci-avant citer le codage « Borrow-save » (BS). Dans ce codage, on représente le nombre A en base 2 avec les chiffres ai e {-1,0,1} sur deux fils tels Ά _X = Ά _X ⁺ -Ά _X ^~ Où a^ e {0,1} et a/ e {0,1}.

Un nombre codé au codage BS sera donc représenté par une série de bits positifs et une série de bits négatifs. A titre d'exemple, on a également représenté sur la figure 2 un exemple de codage BS d'un nombre utilisant 8 bits positifs et 8 bits négatifs.

Les traitements effectués au sein du modulateur font intervenir notamment des additions/soustractions de deux nombres respectivement codés en codage BS et codage C2, et des additions/soustractions de deux nombres codés en codage BS.

Les figures 3 à 7 illustrent des exemples de mise en œuvre de telles opérations, ainsi que les cellules d'addition/soustraction associées. Plus précisément, sur la figure 3, on représente l'addition d'un nombre codé en codage BS avec un nombre codé en codage C2, pour obtenir un résultat codé en codage BS.

Dans l'exemple qui est décrit, les deux nombres sont codés sur 8 bits. L'addition s'effectue bit par bit en utilisant pour chaque ensemble ENSi de 3 bits avec i variant de 1 à 7, une cellule d'addition FAPPM telle que celle représentée sur la partie droite de la figure 3.

Plus précisément, dans l'exemple décrit ici, la cellule FAPPM est une cellule d'addition «++-» recevant en entrée le bit négatif A et les

deux bits positifs B et C et délivrant en sortie une somme S, négative, et de même poids que les bits d' entrée, ainsi qu'une retenue CA, positive, et de poids immédiatement supérieur.

Ainsi, l'addition des trois bits ENS l conduit à l' ensemble de deux bits ENS l O.

La figure 4 illustre sur la partie gauche les équations logiques permettant d' obtenir les sorties S et CA à partir des entrées A, B et C.

La partie droite de la figure 4 reprend le principe d' obtention des bits

S et CA à partir des trois bits d' entrée, dans le cas d'une cellule FAPPM (du type «++-»). Cela étant, il est également possible d'utiliser une cellule analogue à la cellule FAPPM, mais du type --+ (référencée

FAMMP) et fournissant également des bits de somme et de retenue à partir cette fois-ci de deux bits négatifs et d'un bit positif. Dans ce cas, la somme S est positive tandis que la retenue CA est négative et de poids supérieur.

L 'addition des bits de poids fort ENS8 (figure 3) nécessite l'utilisation d'une cellule plus spécifique telle que celle illustrée sur la figure 5 et référencée SFAS .

Cette cellule SFAS, dont les équations logiques sont représentées sur la partie gauche de la figure 6, reçoit en entrée le bit positif et deux bits négatifs et fournit en sortie une somme S négative, de même poids que les bits d' entrée, ainsi qu'une retenue négative NC, de poids supérieur, et une retenue positive PC de poids également supérieur.

Ainsi, l' ensemble des bits ENS8 va donner, après addition, les trois bits ENS80 (figure 3). La partie droite de la figure 6 reprend là encore le principe d'obtention de ces trois bits de résultat.

Ainsi, l' addition/soustraction des deux nombres respectivement codés en codages BS et C2 de la figure 3 nécessite donc l'utilisation en parallèle de 7 cellules FAPPM et d'une cellule SFAS . La figure 7 illustre l'addition/soustraction de deux nombres codés chacun en codage BS. Une telle addition/soustraction nécessite deux étages de cellules d'addition/soustraction, connectés en cascade.

Plus précisément, chaque ensemble de trois bits ENSi, i = 1 à 8, est additionné au sein d'une cellule FAPPM pour donner les ensembles

de deux bits ENS 10-ENS80. Les bits négatifs du deuxième nombre codé en BS sont reportés tels quels dans le deuxième étage. Et, dans ce deuxième étage, les ensembles de trois bits, tels que l' ensemble ENS3 , sont additionnés chacun dans une cellule FAMMP pour donner un ensemble de deux bits, tel que l'ensemble ENS30.

On se réfère maintenant plus particulièrement aux figures 8 à 10 pour décrire plus en détail l' architecture interne des modules MOD l et M0D3.

Sur la figure 8 , on suppose à titre d' exemple que chaque échantillon du signal d' entrée SE a 16 bits et est réduit à 13 bits dans le moyen DY l .

L ' étage ET l du module MOD l doit donc soustraire à chaque échantillon de 13 bits du signal IN le bit Y affecté d'un gain de 2 ¹² , pour fournir un signal intermédiaire de sortie SOUT échantillonné sur 17 bits.

Bien qu' il serait possible d'utiliser un additionneur classique en complément à 2, une solution plus avantageuse du point de vue du temps de propagation pour l' architecture de l' étage ET l est illustrée sur la figure 9. Plus précisément, on observe que si Y est égal à 1 , le résultat de la soustraction sera toujours négatif tandis que si Y est égal à 0, le résultat sera toujours positif. En conséquence, pour obtenir les 17 bits de chaque échantillon du signal SOUT, on conserve tels quels les 12 premiers bits de chaque échantillon du signal IN, on inverse le bit de poids fort de l'échantillon du signal IN, et on complète les bits restants de l'échantillon du signal SOUT avec le bit Y. Cela étant lorsque Y est égal à 1 il faut ajouter 1 au bit de poids faible LSB tandis qu' on n' ajoute rien quand Y est égal à 0. Une solution consiste alors par exemple à relier ce bit LSB sur la retenue libre de l'additionneur suivant.

L 'étage ET2 du module MOD l va effectuer l'addition des échantillons de 17 bits en complément à 2 du signal SOUT avec les échantillons, codés en codage BS, issus de la sortie de l' étage ET2.

En conséquence, comme expliqué ci-avant, et illustré sur la partie droite de la figure 8, l' étage ET2 comprend 16 cellules logiques en parallèle FAPPM et une cellule logique SFAS .

L 'ensemble de ces cellules fournit le signal intermédiaire de sortie codé en codage BS et échantillonné sur 2 x 17 bits.

On se réfère maintenant plus particulièrement à la figure 10 pour décrire un exemple d'architecture interne du module M0D3.

Ce module M0D3 reçoit un premier échantillon de signal intermédiaire codé en codage BS, et provenant de la sortie de la bascule BSD2 du module M0D2 après passage dans le moyen de réduction de dynamique DY3 qui élimine ici deux bits. Cet échantillon comporte donc 2 x 15 bits.

Le module M0D3 reçoit également un deuxième signal codé en

BS dont chaque échantillon comporte 2 x 15 bits. Ce signal provient du signal de sortie, échantillonné sur 2 x 17 bits, et décalé de deux bits

(En fait on supprime ici par câblage les deux bits de poids faible du signal de sortie).

Enfin, le premier étage ET l du module M0D3 reçoit comme troisième signal d' entrée un signal X qui est en fait le signal provenant de la sortie de quantification Y affecté ici d'un gain de 2 ^g ( ici 2 ¹² ).

Comme illustré sur la partie droite de la figure 10, le premier étage ET l et le deuxième étage ET2 effectuent la somme des deux signaux codés en codage BS à partir de cellules FAPPM et FAMMP comme explicité ci-avant en référence à la figure 7. Le troisième étage ET3 effectue la somme (soustraction) du signal codé en codage BS issu du deuxième étage et du signal X codé en complément à 2.

A cet égard, si X est codé sur R bits (R = 16 ici) il a été observé que quand Y=O, il faut retrancher -2 ^g

R- g c' est-à-dire " ClO...O ", donc additionner " (LOlO...0 " .

R-g-l

De même, quand Y= I , il faut retrancher 2 ^g c' est-à-dire

R-g

" UU", donc additionner " LUO...01 " .

R-g-l

Ainsi, quel que soit le cas, la soustraction de X revient à additionner " X...X10...0X " .

R-g-l Dans le cas présent R-g- l est égal à 3 , ce qui donne comme signal X le signal représenté sur la partie droite de la figure 10.

Le troisième étage fournit par conséquent le signal SF dont chaque échantillon est formé de 2 x 17 bits.

En l' absence de filtre FFB, le module M0D2 a une structure analogue à celle du module M0D3. Avec le filtre on rajoute simplement une entrée supplémentaire et on modifie en conséquence la structure interne du module M0D2 en rajoutant des cellules FAPPM et/ou FAMMP.

On va maintenant décrire plus en détail la structure et le fonctionnement des moyens de quantification CL en se référant plus particulièrement à la figure 1 1.

Alors que dans l' art antérieur, la quantification s 'effectuait sur le signal SF lui-même, les moyens de quantification selon cet aspect de l' invention sont connectés ici sur un nœud intermédiaire du module MOD3 , et, plus particulièrement entre l' étage ET2 et l' étage ET3 de ce module MOD3.

La quantification est ici une quantification non exacte qui utilise seulement une partie des bits de chaque échantillon du signal SF. A titre indicatif, comme illustré sur la figure 10, lorsqu' on utilise seulement les deux bits de poids fort, le bit Y est obtenu par la fonction logique suivante :

Y = Out[ ⁶ Outl ⁶ + Out[ ⁵ Outl ⁵ (θut[ ⁶ + Outl ⁶ )

Or, il y a plusieurs possibilités pour définir la fonction de calcul du signe car des états sont incertains, donc positifs ou négatifs, au choix.

On peut donc définir à partir de la fonction logique ci-dessus, deux autres fonctions logiques possibles définies respectivement par les formules I et II ci-dessous.

Y = Out ¹⁶ Out! ⁶ + Outl ⁵ (θut ₊ ^ι6 + Out ¹⁶ ) (I)

Y = Out ¹⁶ Out! ⁶ + Out ₊ ^ι5 (θut ₊ ^ι6 + Out ¹⁶ ) (II)

La fonction logique de quantification non exacte représentée par la formule (I) est particulièrement intéressante car elle ne fait intervenir que les bits OUTJ ⁶ , OUT} ⁶ et OUT ^l _ ⁵ de l'échantillon de signal

SF. Or, ces bits sont obtenus à partir des bits de poids fort des signaux A, B et X en utilisant une seule et même cellule du type SFAS .

En conséquence, si l'on utilise les équations logiques de la cellule SFAS telles que mentionnées sur la partie gauche de la figure 6, la fonction logique de quantification non exacte définie ci-dessus par la formule (I) se transforme en une fonction logique que l'on appellera ici « fonction logique d' anticipation », définie par la formule (III) ci- dessous :

Y = A ₁₅ ^~ B^ ₅ ^~ + A ₁₅ ^~ X + ^~ B^X (III)

Cette fonction logique d' anticipation fait intervenir par conséquent les bits Ai ₅ , Bi ₅ et X (c'est-à-dire Y) des signaux intermédiaires A, B et X délivrés par le deuxième étage. Ces bits sont entourés en tiretés sur la partie droite de la figure 10.

Cette fonction logique d' anticipation se résume donc à une somme de binômes et la cellule logique CL est aisément réalisable à partir de portes logiques pour implémenter une telle fonction logique d'anticipation (III).

Ainsi, on remarque que la cellule logique CL anticipe l' élaboration du signal de sortie Y en ce sens qu' elle utilise des bits de

signaux intermédiaires situés en amont du signal de filtrage de sortie SF.

Bien entendu, il serait possible également d'utiliser une quantification non exacte en utilisant seulement les trois bits de poids fort de chaque échantillon du signal filtré. Une telle fonction logique de quantification non exacte pourrait être alors par exemple la fonction définie par la formule (IV) ci-dessous.

Y = Out ₊ ^ι6 Out! ⁶ + (θut ₊ ^ι5 + Out[ ⁴ )θut!_ ⁵ (θutl ⁶ + Out! ⁶ ) (I V)

Puisque cette fonction logique de quantification non exacte fait intervenir le bit OUT} ⁴ , on prendra en compte non seulement les équations logiques d'une cellule SFAS telle que définie sur la figure 6, mais également les équations logiques d'une cellule FAPPM telle que définie sur la figure 4. Compte tenu de ces équations logiques, on peut alors élaborer la fonction logique d' anticipation définie par la formule (V) ci-dessous qui est une somme de trinômes.

Y = A ₁₅ B; ₅ + (A ₁₄ + B; ₄ )(A _]5 X + B; ₅ X ) oo

La cellule logique CL sera alors conçue à partir de portes logiques pour implémenter une telle fonction logique d' anticipation (V).

Bien entendu, il est possible de connecter l' entrée des moyens de quantification (entrée de la cellule CL) en un autre point situé en amont de l'étage ET3 du module M0D3 , par exemple entre les étages ET l et ET2 de ce module M0D3 , comme représenté sur la figure 12. Dans ce cas, la fonction logique d' anticipation serait une fonction logique à sept entrées. Cela étant, il serait également possible de connecter l' entrée de la cellule de quantification CL en tout nœud intermédiaire des moyens de filtrage MFR et même directement à l' entrée de signal. Mais, bien entendu, plus on se situe en amont par rapport à l' étage ET3 , plus la

fonction logique d' anticipation est complexe et plus l' encombrement de la cellule logique CL est important. L'homme du métier saura donc aisément trouver un compromis performance/compacité en fonction de l' application envisagée. Bien entendu, alors que l'on a décrit une quantification non exacte délivrant un signal quantifié sur un bit, une quantification sur n bit avec n supérieur à 1 et inférieur à N est possible, moyennant l' élaboration de n fonctions logiques d' anticipation distinctes et de n cellules logiques de quantification correspondantes en parallèle. L 'invention qui vient d' être décrite n'est pas limitée à un codage redondant du type BS mais à tout type de codage redondant. On peut citer notamment un codage du type « à conservation de retenue » (plus connu par l'homme du métier sous la dénomination anglosaxonne de « Carry-save »). Avec un tel codage, on représente le nombre A en base 2 avec les chiffres a, e { 0, 1 , 2} sur deux fils tels que Ά _X = a _ljC + a _ljS où a _ljC e { 0, 1 } et a _ljS e { 0, 1 } :

«-1 «-1

A = ∑a,2' = ∑K +<*,„? ι=0 ι=0

Un modulateur MDU selon l' invention peut être inséré dans la chaîne d' émission CHTX d'un élément d'un système de communication sans fil, par exemple un téléphone mobile cellulaire TP, comme illustré sur la figure 13 et sur la figure 14.

Sur la figure 13 , le modulateur delta-sigma est utilisé pour générer le signal à fréquence intermédiaire (porteuse à la fréquence intermédiaire Fif) alors que la transposition à la fréquence radio fréquence Fc est assurée par un mélangeur analogique alimenté par un oscillateur commandé en tension VCO.

Sur la figure 14, le modulateur MDU génère directement le signal à la fréquence Fc (radiofréquence).

A titre indicatif, dans le cas d'une chaîne d'émission destinée à fonctionner selon la norme UMTS-FDD avec une bande de fréquence du signal comprise entre 1 , 92 et 1 ,98 GHz, le modulateur delta-sigma

sera cadencé à une cadence de l' ordre de 4 gigaéchantillons par seconde, ce qui représente un traitement du chemin critique des moyens de filtrage en moins de 250 picosecondes.

En utilisant alors une quantification non exacte sur 3 bits, anticipée de la façon qui vient d' être décrite, on montre que l' erreur de quantification apportée sur le signal est faible comparée au gain sur le temps de propagation.

Bien entendu en fonction de l'application envisagée, les différents paramètres (par exemple le nombre de bits pour la quantification non exacte, la valeur des gains, la fréquence du signal d'horloge, l' ordre du modulateur, etc .. ) seront choisis en fonction des performances souhaitées compte tenu par exemple d'un compromis désiré entre la performance dynamique et la cadence supportée.