Durchführung des Verfahrens

B e s c h r e i b u n g

Die vorliegende Erfindung betrifft ein Verfahren zur Herstellung von

Chipstapeln gemäß Patentanspruch 1 oder 13 SOwi e einen Träger-gemäß Anspruch 1 4.

Die fortschreitende Miniaturisierung von auf Halbleiterchips vorliegenden Strukturen sowie durch den bestehenden Kostendruck bei der

Massenfertigung von Halbleiterchips werden neuartige Verfahren und

Architekturen benötigt, um die Halbleiterchips mit ihren immer kleiner werdenden Strukturen mit korrespondierenden Strukturen auf Leiterplatten oder mit benachbarten Chips zu verbinden. Dabei stel lt vor allem der

Größenunterschied der Strukturen und Verbindungsleitungen am Chip verglichen mit üblichen Strukturen auf Leiterplatten ein technisches Problem dar. Zwar werden auch die Strukturen der Leiterplatten weiter miniaturisiert und verfeinert, um mit dem Fortschritt der Chipfertigung mithalten zu können. Durch den bestehenden Kostendruck besteht aber ein Bedarf für die Verwendung von günstigeren Leiterplatten mit im Vergleich zu den

Chipstrukturen weniger fein strukturierten Kontaktierungsstrukturen . Denn auf den Leiterplatten werden verschiedenartige Chips, insbesondere Chips mit unterschiedl ichem Miniaturisierungsgrad aufzubringen, so dass bei der Fertigung der Leiterplatten durch weitere Miniaturisierung der

Kontaktierungsstrukturen eine wirtschaftl iche Herstellung nicht mehr möglich wäre. Die Chips mit hoher Verbindungsdichte würden die Wahl des Leiterplattenmaterials und des Fertigungsverfahrens für die Leiterplatten bestimmen.

Ein weiteres technisches Problem liegt darin, dass die Leiterplatten

herkömmlicher Bauart eine thermi sche Dehnung aufweisen, die stark

unterschiedlich zu der von Halbleitermaterialien wie Silizium, Germanium aufweisen. Um zu verhindern, dass der Unterschied in der thermischen

Dehnung zwischen der Leiterplatte und dem Halbleitermaterial zu

Ermüdungsbrüchen führt, sind daher in vielen Fällen auch bestimmte

Mi ndestdimensionen der Verbindungsstrukturen (viel fach realisiert mittels sogenannter Bumps, bestehend aus zumeist eutektischen Metalllegierungen) zwischen den Chips und der Leiterplatte einzuhalten. Zur Stabilisierung von Chips in Chipstapeln oder auf der Leiterplatte müssen außerdem häufig Füllmaterialien in die Spalte eingebracht werden, was bei einer weiteren Miniaturisierung der Verbindungsstrukturen zu Problemen führt.

Unter anderem auf Grund der vorgenannten technischen Probleme werden Chips durch sogenannte Fan-Out-Kontaktierungsstrukturen hergestel lt. Dabei wird ein Halbleiterchip oder Chipstapel in ein Füllematerial eingegossen, welches dazu dient, die Grundfläche des Chips zu vergrößern und damit mehr Platz für Verbindungen zur Verfügung zu haben. Die sehr dicht gepackten Anschlüsse auf dem Halbleiterchip werden dabei auf der aus dem

Halbleiterchip und dem Füllermaterial bestehenden größeren Fläche

aufgeweitet (Fan-Out). Die aufgeweiteten Strukturen können dann über Bumps mit einer Leiterplatte verbunden werden.

Bisherige Verfahren zur Herstell ung von Chips mit Fan-Out- Kontaktierungsstrukturen basieren darauf, dass auf einen Träger ein Kleber aufgebracht wird, auf dem die Chips platziert werden. Al s Kleber wird beispielsweise eine Klebefolie verwendet, die auf den Träger auflaminiert wird . Auf der Klebefolie werden d ie Chi ps mit einem Pick-and-Place-Too l aufgebracht und anschließend m it einem Schichtmaterial (Molding

Compound) eingegossen. Nach dem Abl ösen des so entstandenen Hybridwafers aus Chips und Schichtmaterial (Molding Compound) werden auf der Vorderseite die Fan-Out-Kontaktierungsstrukturen hergestellt.

Technische Probleme bereitet bei dem bisher bekannten Verfahren

insbesondere das Lösen des Hybridwafers vom Träger, insbesondere wegen der oben beschriebenen lösbaren Klebeverbindungen. Hauptsächlich werden temporäre Verbindungen angewendet und die Klebeverbindungen reagieren häufig mit den für das Eingießen verwendeten Materialien. Bei den

bisheri gen Verfahren ist daher insbesondere darauf zu achten, dass die Kleber sowohl chemi sch al s auch mechanisch und vor allen Dingen im Hinblick auf die verwendeten Prozesstemperaturen mit dem für das Eingießen der Chips verwendeten Material kompatibel sind.

Aufgrund der verwendeten Trägermaterialien, welche üblicherweise aus einer Gruppe von Metallen, Keramik oder Halbleitermaterialien gewählt werden, scheiden UV-lösbare Kleber oder Kleber, die mittels Bestrahlung durch eine Lichtquel le, wie bei spielsweise Laser, gelöst werden, aus, da diese Träger übl icherweise nicht transparent für die, zum Lösen der Kl eber erforderli chen Wellenlängen sind.

Technische Probleme bereiten aber auch thermisch lösbare Kleber, wie beispielsweise doppelseitige Klebebänder oder thermisch lösbare Kleber mit einem thermoplastischen Verhalten. Die Kleber haben zumeist nicht die erforderliche Temperaturstabilität, die bei den bekannten Klebern meist bis 1 50° Celsius oder maximal 200° Celsius reicht. Darüber hinaus sind die Kleber bei steigender Temperatur weniger resistent gegen mechanische Verformung, wodurch Chi ps während des Eingießens verrutschen können und im schlimmsten Fal l keinen Kontakt mehr zu den entsprechenden

Kontaktierungsanschlüssen haben. Das Eingießen findet üblicherweise bei einer Temperatur zwischen 1 50° Cel sius und 200° Celsius statt.

Ei n weiteres Problem besteht darin, dass manche für das Ei ngießen

verwendeten Materialien nur bedingt mit den verfügbaren temporären Klebern kompatibel sind, da diese mit den für das Eingießen verwendeten Materialien interagieren. Es ist daher bisher erforderlich, die Interaktion eines j eden einzelnen zur Verwendung vorgesehenen Eingießmaterials mit den verwendeten Klebern zu qualifizieren. Hierdurch wird in der Praxis die Menge an verwendbaren Materialien stark eingeschränkt, so dass weni ger flexibel auf Anforderungen bei der Herstellung von Chips reagiert werden kann.

Ein weiteres Problem besteht bei der Herstellung von in mehreren Schichten von Chips gestapelten Chipstapeln, die j ewei ls miteinander elektrisch leitend verbunden werden sollen. Die Chipstapel, auch 3 D-Packages genannt, weisen Durchkontakte (Through Silicon Vias, TSVs) auf, die ein direktes Stapeln und elektrisches Verbinden der Chips zulassen. Das Herstellen dieser elektrischen Verbindungen, welche in der Praxis zumeist metallische

Lötverbindungen oder Diffusionsbondingverbindungen sind, benötigt in der Regel Temperaturen j enseits 200° Celsius, tei lweise sogar bis zu 300°

Celsius . Bei solchen Temperaturen versagen al l e heute bekannten Kleber.

Ein weiteres technisches Problem stellt die mangelnde Transparenz der meisten bekannten Kleber hinsichtlich sichtbarem Licht dar, da insbesondere beim Platzieren der Chips mittels Pick and Place Equipment eine genaue Justierung nur bei entsprechend transparenten Klebern möglich ist. Die Justiergenauigkeit leidet daher bei manchen Klebern, so dass in besonderen Fällen auf ein sogenanntes Globales Alignment zurückgegriffen wird, bei dem die Chips in einem vordefinierten Raster unter Zuhilfenahme eines externen (nicht zum Wafer gehörenden) Referenzsystems platziert werden. Zumeist wird dieses Referenzsystem durch die Stage (Aufnahmeeinrichtung) und d ie zur Stage gehörende Sensorik des Pick-and-Place Systems gebi ldet. Dies birgt den Nachtei l , dass etwaige thermische Dehnungen des gesamten Systems direkt auf di e Justiergenaui gkeit eingehen, so dass der Aufbau des Pick and P lace Systems entsprechend robust und stabi l sein muss, um derarti ge Ei nflüsse und die Neigung zu einem Drift der Justiergenauigkeit zu elimi nieren. H ierdurch werden die Kosten für di e Justierung deutl ich erhöht. Soweit beim Ablösen des Hybridwafers vom Träger ei n thermischer oder thermomechanischer Prozess verwendet werden soll, besteht das Problem, dass auch hier die Temperatur für die Molding Compound Materialien kritisch bis nicht tolerierbar ist. Die Materialien verlieren beim Erhitzen die mechanische Stabilität, was ein Ablösen vom Träger im erhitzten Zustand zumindest erschwert. Dabei kann auch die Justiergenauigkeit der einzelnen Chips im Raster beeinträchtigt werden, die aber Voraussetzung für ein erfolgreiches weiteres Prozessieren der Hybridwafer ist. Beispielsweise sollen im Anschluss die sehr dicht gepackten Verbindungspads auf den einzelnen L Chips mit Kontakten kontaktiert werden, die in Dünnschichttechnik mittels Lithografie definiert werden. Prekärerweise sind hier die Kontakte, die die feinsten Strukturgrößen benötigen, am kritischsten, und zwar deshalb, weil die direkt an den Chips vorgesehenen Kontakte die feinste Auflösung und die größte Dichte im Vergleich zu den weiteren Lagen aufweisen, während die Chips die größte Variation hinsichtlich lateraler (X-Y-Ebene) Justiergenauigkeit aufweisen. Di e weiteren Verbindungslagen benötigen im Vergleich zu der ersten, hoch auflösenden Lage hinsi chtlich l ateraler

Positionsgenaui gkeit der einzelnen Strukturen eine viel geringere (Faktor 2 bis Faktor 5) laterale Positionsgenauigkeit als die Chips.

Zusammengefasst bestehen daher die folgenden Probleme: chemische Stabilität der verwendeten Kleber

thermische Stabi lität der verwendeten Kleber

thermomechanische Stabilität der verwendeten Kleber

mangelnde Transparenz der verwendeten Kleber (Justiergenauigkeit)

Justiergenauigkeit der Chips (verschwimmen)

Temperatur beim Ablöseprozess

Der Erfindung liegt daher die Aufgabe zugrunde, ein Verfahren zur

Herstel lung von Chipstapel n mit Fan-Out-Kontaktierungsstrukturen anzugeben, mit welchem di e vorgenannten Einschränkungen hi nsichtlich der thermischen Stabilität, thermomechanische Stabil ität und/oder chemischen Kompatibilität des Trägers mit den zum Aufbau des Hybridwafers

verwendeten Materialien und sich anschließenden Prozessen nicht mehr vorliegen. Eine weitere Aufgabe besteht darin, die Justiergenauigkeit beim Platzieren und beim Aufbau der Chips zu erhöhen und möglichst gleichzeiti g die Kosten bei der Herstellung zu reduzieren.

Diese Aufgabe wird mit den Merkmalen des Anspruchs 1 gelöst. Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben. In den Rahmen der Erfindung fallen auch sämtliche Kombinationen aus

zumindest zwei von in der Beschreibung, den Ansprüche und/oder den

Fi guren angegebenen Merkmalen. Bei angegebenen Wertebereichen sollen auch innerhalb der genannten Grenzen l iegende Werte als Grenzwerte offenbart und in beliebiger Kombination beanspruchbar sein.

Der Erfindung liegt der Gedanke zugrunde, die aus mindestens einer Chipl age bestehenden Chipstapel nicht mehr direkt auf einen Träger zu kleben, sondern auf den Träger zunächst eine, i nsbesondere d i elektrische

beziehungswei se isol ierende und/oder fotostrukturierbare, Basi sschicht aufzubringen, auf die wiederum der Chipstapel aufgebaut wird. Mit Vorteil ist es erfindungsgemäß insbesondere denkbar, dass die Basisschicht

zumindest teilweise Bestandteil der Chipstapel beziehungsweise des zu erzeugenden Hybridwafers wird. Insbesondere kann auf teure temporäre Kleber zumindest weitgehend verzichtet werden .

Erfindungsgemäß wird die Basisschicht auf den Träger zumindest

überwiegend auf eine Stützzone mit reduzierter Haftkraft aufgebracht, wobei die Stützzone den Großtei l der Fläche des zu erzeugenden Hybridwafers bezi ehungsweise einen Großtei l der Fläche des Trägers umfasst.

Erfindungsgemäß ist es dabei denkbar, dass nur die am äußersten Rand des zu erzeugenden Hybridwafers beziehungsweise der zu erzeugenden Chipstapel ei ne Adhäsionszone mi t hoher Haftkraft/Adhäsi onskraft am Träger

vorgesehen ist. Mit anderen Worten : Der Träger hält die Basi sschicht und die auf der Basisschicht aufzubauenden Chipstapel aus mindestens einer Lage Chips quasi ausschließlich am Umfang der Basisschicht, wobei die

Kontaktfläche zwischen der Basisschicht und dem Träger eben ist.

Die Adhäsionskraft der Adhäsionszone auf die Basisschicht ist

erfindungsgemäß pro Fläche insbesondere mindestens drei mal , vorzugsweise mindestens fünfmal, noch bevorzugter mindestens zehnmal, idealerweise mindestens zwanzigmal stärker als die Adhäsionskraft der Stützzone.

Als Träger im Sinne der Erfindung können jegliche, für die Herstellung des Hybridwafers beziehungsweise der Stückchipstapel geeigneten Materialien verwendet werden, wobei besonders bevorzugte Materialien j ene sind, die aus einer der Gruppen Metall, Keramik oder Halbleiter, sowie Quarz, Glas oder dergleichen gewählt sind. Es ist auch denkbar, einen Träger bestehend aus einer Kombination dieser Materialien herzustellen. Der Träger kann eine beliebige Form aufweisen, ist mit Vorteil j edoch quadratisch , rechteckig oder insbesondere kreisförmig. Besonders vortei lhaft ist eine Ausführungsform eines Trägers in Form eines krei sförmi gen Substrats mit D imensionen ähnl ich oder identisch zu Standardsil iziumwafern, da in diesem Fall auf etablierte, verfügbare Fertigungsmaschinen und Infrastruktur zurückgegriffen werden kann.

Der Kern der Erfindung besteht also in dem Aufbringen ei ner Basisschicht auf einem Träger, die i m Vergleich zu dem für das Eingießen des Chipstapels verwendeten Material sowohl in chemischer als auch in thermi scher Hinsicht und in thermomechanischer Hinsicht bessere Eigenschaften aufweist, insbesondere in Verbindung mit der durch die Fixierung am Rand der

Basisschicht deutlich vereinfachten Ablösung des Trägers von der

Basisschicht. Sowohl die Flexibil ität als auch die erreichbare

Justiergenaui gkeit sind aufgrund der Basisschicht, die nicht von einem Schichtmaterial (Molding Compound) eingegossen wird, deutl ich verbessert. Weiterhin werden die Herstel lungskosten durch Verzicht auf teure

Material kombinationen, insbesondere i n Hinbl ick auf temporäre Kleber, verbessert. Schließlich und nicht zuletzt wird erst durch die vorliegende

Erfindung die Möglichkeit geschaffen, mehrere Chiplagen zu Chipstapeln mit die Chips/Chipstapel elektrisch verbindenden Leiterbahnen, insbesondere Fan-Out- ontaktierungsstrukturen, zu verarbeiten.

In einer weiteren, eigenständigen erfindungsgemäßen Ausgestaltung ist vorgesehen, dass die Basisschicht durch ein Prägeverfahren, beispielsweise Hei ßprägen oder UV Prägeverfahren (basierend auf Materialien die durch Bestrahlung mittels Ultraviolett Licht vernetzbar sind) strukturierbar ist, insbesondere aus Kunststoff besteht, zur Erzeugung von aus mindestens einem Kunststoffchip ausgebildeten Chipstapeln. Hierbei ist es denkbar, erfindungsgemäß auf Silizium gänzlich zu verzichten. Die Ausführungsform wäre insbesondere für Anwendungen der Mi krofluidik, also die Herstellung eines Mikrofluidikchips vorteilhaft und zeigt eindrucksvoll die Vielseitigkeit des erfindungsgemäßen Verfahrens. Der Verfahrensschritt des Aufbauens der Chi pstapel besteht dann i n der allgemeinsten Ausführung dieser Variante ausschließlich darin, dass die Basisschicht, insbesondere durch e i n

Prägeverfahren wie bei spielsweise Hei ßprägen oder ein UV Prägeverfahren, strukturiert wird und gegebenenfalls eine Metallisierung und / oder

Verkapselung der Strukturen mittels eines darauffolgenden Bondverfahrens erfolgt.

Derarti ge Prägeverfahren können auch für ei ne besonders kostengünsti ge Herstellung von elektrischen Verbindungen, die durch das Molding

Compound reichen (so genannte Through Mold Vias oder kurz TMV), verwendet werden. Dabei wird das Eingießen der Chi ps in einer Art und Weise durchgeführt, in der das Eingießwerkzeug die gewünschten Strukturen, beispielsweise zum Herstel l en von Durchlöchern im Molding Compound, aufweist. Während dem Eingießvorgang wird das Eingießwerkzeug in die flüssige Molding Compound Masse gepresst und die, in das Werkzeug eingearbeiteten Negativstrukturen verdrängen das Molding Compound an den vorgesehenen Stel len. Nach dem Aushärten des Molding Compound Materials bleiben die gewünschten Positivstrukturen im ausgehärteten Moldi ng Compound Material zurück. Auf diese Art und Weise können beispielswei se Durchlöcher hergestellt werden, die im Anschluss zur gegebenen Zeit im Fertigungsprozessfluss mit industrieüblichen Verfahren, insbesondere beispielsweise elektrochemischer Abscheidung von Metallen gefüllt werden können. Dies kann sich al s besonders nützlich erweisen für Anwendungsfäl le, wo beispielsweise zwei, auf diese Art und Weise hergestellte Chipstapel wiederum gestapelt und elektrisch miteinander verbunden werden sollen. Die, auf die soeben beschriebenen Art und Weise hergestellten TMV Kontakte ermöglichen ein einfaches und platzsparendes elektrisch leitfähiges

Verbinden der beiden Chipstapel.

Gemäß einer vortei lhaften Ausführungsform der vorliegenden Erfindung ist vorgesehen, dass an der Trägerseite in der Adhäsionszone ein selektiv lösbares Fül lmaterial vorgesehen ist, insbesondere auf einem gegenüber der Trägerseite zurückgesetzten Absatz, vorzugsweise flächenbündig auffüllend zur Trägerseite . Durch diese Maßnahme wird das Ablösen des Trägers von dem Hybridwafer beziehungsweise den Chipstapeln auf besonders schonende Art und Weise ermöglicht, i ndem das Füllmaterial selektiv durch

entsprechende Lösungsmittel gelöst wird, die in Hinblick auf die weiteren Materialien entweder unselektiv sind oder von diesem zumindest weitgehend abschottbar sind.

Der beschriebene Träger ist als eigenständi ge Erfindung zur Ausübung des Verfahrens anzusehen.

Indem die Basisschicht vollflächi g auf die Stützzone und zumindest teilweise auf die Adhäsionszone aufgebracht wird, ist die auf dem Träger verfügbare Fläche nahezu vollständi g für die Herstel lung der Chipstapel nutzbar. Bei einem Trägerdurchmesser von 300 mm beträgt der Abstand, insbesondere die Ringbreite, vom Rand der Adhäsionszone bis zum Rand der Stützzone zwischen 0 ,5 mm und 1 0 mm, insbesondere zwischen 1 mm und 5 mm, vorzugsweise zwischen 2 mm und 4 mm . Gemäß einer weiteren vorteilhaften Ausführungsform der Erfindung ist vorgesehen, dass die Chipstapel vor dem Lösen des Trägers vereinzelt werden, insbesondere durch Schneiden, so dass die Chipstapel nur noch mit dem Träger verbunden sind. Dabei wird gleichzeitig die Basisschicht in den Chipstapeln zugeordnete Basisteile geschnitten.

Besonders vorteilhaft ist eine Ausführungsform, bei der das die Basisschicht bildende Material flexibel ist, insbesondere in Verbindung mit der

Maßnahme, dass statt dem Eingießen mit einem Schichtmaterial (Molding Compound) zum Eingießen das die Basisschicht bildende Material verwendet wird. Hierdurch wird es ermöglicht, besonders dünne und kompakte Packages herzustellen, die einerseits eine sehr hohe mechanische Robustheit aufweisen und andererseits mechanisch flexi bel (biegsam) sind . Dies ist besonders vorteilhaft für spezielle Anwendungen, wo die Flexibilität wichtig ist, insbesondere Smartcards oder bei späterer Anbringung der Packages auf eine gebogene Fläche.

Gem äß einer besonders vortei lhaften Ausführungsform der Erfi ndung i st vorgesehen, dass, insbesondere vor dem Aufbauen der Chipstapel, Fan-Out- ontaktierungsstrukturen in die Basisschicht eingebracht werden. Hierdurch wird die Basisschicht zu einem weiteren Zweck verwendet und bildet somit einen weiteren funktionalen Bestandteil der Chipstapel beziehungsweise des Hybridwafers. Besonders vorteilhaft ist in diesem Fall auch die Möglichkeit, diese Fan-Out-Kontaktierungsstrukturen vor dem Platzieren der Chips Qual itätstests zu unterziehen, womit verhindert werden kann, dass etwaige Fehler in diesen Strukturen dazu führen, dass Chips oder Chipstapel auf nicht-funktionale Fan-Out-Kontaktierungsstrukturen aufgebracht werden .

Die Fan-out-Kontakti erungsstrukturen erweitern dabei die verfügbare fan- out- ontaktfläche im Verhältnis zur Chipkontaktfläche des j eweil s

korrespondierenden Chips, insbesondere mindestens um den Faktor 1 ,5, vorzugsweise Faktor 2, noch bevorzugter Faktor 3 , idealerweise Faktor 4. Besonders vorteilhaft ist es dabei, wenn vor dem Aufbauen der Chipstapel an einer Trägerseite abgewandten Chipseite ontaktpads zur elektrischen

Kontaktierung der Chipstapel mit den Fan-Out-Kontaktierungsstrukturen aufgebracht werden.

Weiterhin ist es von Vorteil, vor oder beim Aufbauen der Chipstapel,

insbesondere gleichzeitig mit dem Einbringen der Kontaktierungsstrukturen, Justiermarken zur Positionierung der Kontaktpads und/oder der Chipstapel auf der Basisschicht, insbesondere j eweils fluchtend zu einem Rand der

Chipstapel, in/auf der Basisschicht vorzusehen. Alternativ können diese

Justiermarken mit, auf den einzelnen Chips befindlichen Justiermarken korrespondieren. Auf diese Wei se erfüllt die Basisschicht eine weitere, zusätzliche Funktion und durch die vorbeschriebene Maßnahme wird die Justiergenauigkeit der Chips/Chipstapel weiter erhöht. Besonders vorteilhaft ist es, wenn die Basisschicht ein fotostrukturierbares Material , insbesondere ei n fotostrukturierbares Dielektrikum i st.

Gemäß einer alternativen , ei genständ i gen erfi ndungsgemäßen

Ausführungsform ist vorgesehen, dass die Chipstapel durch Kleben direkt auf die Basisschicht aufgeklebt werden. Dies kann entweder unter Zuhilfenahme eines zusätzlichen Klebers geschehen oder unter Nutzung etwaiger

Klebeeigenschaften des Materials der Basisschicht. So ist es

erfindungsgemäß denkbar, dass die Chips mittels eines sogenannten Die Attach Adhesives verklebt werden. Alternativ ist es erfindungsgemäß denkbar, dass das Materi al der Basisschicht ein Dielektrikum ist, welches im unbelichteten Zustand weitgehend das Verhalten eines Thermoplasts hat.

Damit sind die Chips mittels eines thermomechanischen Kl ebeverfahrens fixierbar.

Es ist besonders vortei lhaft, wenn nach dem Aufbauen der Chipstapel und vor dem Lösen des Trägers die Chipstapel eingegossen werden, insbesondere mit einem der Basisschicht entsprechenden Schichtmaterial , da hi erdurch besonders flexible und gleichzeitig stabile Chipstapel beziehungsweise

Hybridwafer ausgebildet werden können.

Gemäß einer weiteren, alternativen Ausführungsform der Erfindung ist vorgesehen, dass das Lösen des Trägers von einem Seitenrand des Trägers her, insbesondere durch Verringerung der Adhäsionskraft der

Adhäsionsschicht, vorzugsweise durch selektives Lösen des Füllmaterials, erfolgt. Durch di ese erfindungsgemäße Maßnahme wird das Ablösen des Trägers von der Basisschicht und dem auf der Basisschicht aufgebrachten Chipstapeln auf, insbesondere für das Eingi eßmaterial, schonende Art und Weise real isiert.

Das Lösen des Trägers von der Basisschicht erfolgt erfindungsgemäß durch Verbindungslösemittel, die insbesondere an der Adhäsionszone und die in der Adhäsionszone zwischen der Basisschicht und dem Träger wirkenden

Adhäsionsmittel einwirken.

Als Verbindungslösem ittel können Fluidmittel , insbesondere ein die

Verbindung selektiv auflösendes Lösungsmittel, vorgesehen sein. Die chemische Auflösung ist besonders schonend und bei entsprechender

Materialwahl kann die Auflösung auch sehr schnell erfolgen, insbesondere wenn nur Randbereiche des Trägers beziehungsweise der Basisschicht mit einer Adhäsionsschicht versehen sind, so dass das Lösungsmittel von der Seite her schnel l wirken kann.

Gemäß einer alternativen Ausführungsform der Erfi ndung ist vorgesehen, dass das Verbi ndungsl ösemittel mechani sche Trennmittel , insbesondere eine Klinge zum mechani schen Trennen der Basisschicht von dem Träger in der Adhäsionszone, zur Lösung der Adhäsion umfasst. Denkbar ist auch eine Kombination aus mechanischen Trennmitteln und Fluidmittel n .

In einer wei teren, alternativen Ausführungsform der Erfind ung ist

vorgesehen, dass al s Verbi ndungslösemittel eine UV-Lichtquel le zur Lösung der Adhäsion zwischen der Basisschicht und dem Träger umfasst. Auch diese Ausführungsform ist mit der Ausführungsform der mechanischen Trennmittel und/oder der Ausführungsform mit Fluidmitteln kombinierbar.

Soweit das Verbindungslösemittel , i nsbesondere ausschl ießl ich, von einem Seitenrand des Trägers wirkend ausgebildet ist, kann oft eine Einwirkung auf den Träger und/oder den Hybridwafer/die Chipstapel von der Oberseite und/oder der Unterseite, insbesondere einem innerhalb des Seitenrandes des Trägers oder in der Stützzone liegenden Bereich des Trägers, verzichtet werden.

Indem eine Rotationseinrichtung zur Rotation des Trägers vorgesehen ist, kann auf eine Anordnung der Verbindungslösemittel über den gesamten Umfang des Trägers verzichtet werden und eine teilwei se Beaufschlagung am Umfang des Trägers ist ausreichend .

Mit Vorteil ist zur Beaufschlagung der Adhäsionsschicht mit Fluidmitteln zur Aufnahme des Fluidmittels ei n am Träger oder ei ner Trägeraufnahme, insbesondere gedichtet, angeschlagener Lösungsmittelbehälter vorgesehen. Indem der Lösungsmittelbehälter den Seitenrand beziehungsweise Umfang des Trägers zumindest teilweise umgreift, ist eine besonders effektive

Einwirkung auf die Verbindungsschicht möglich. Weiterhin kann durch die Maßnahme des Umgreifens verhindert werden, dass Fluidmittel aus dem Lösungsmittelbehälter austritt oder UV-Licht-Intensität verloren geht. Beim Einsatz von mechanischen Trennmitteln wird vermieden, dass etwaige

Verunreinigungen aus dem Lösungsmittelbehälter austreten und den

Hybridwafer oder die Chipstapel verunreinigen. Der Lösungsmittelbehälter kann in vorteilhafter Ausgestaltung im Querschnitt L- oder U-förmi g ausgebi ldet sein.

Das Auflösen der Adhäsi onsschicht, insbesondere des selektiv lösbaren Fül lmaterials, ist erfindungsgemäß durch einen Schal lgeber beschleunigbar, der die Ablösung des Trägers durch mittels ultra- oder megaschal lerzeugter Kavitation deutlich beschleunigt, so dass das Ablösen wesentlich schonender und gleichzeitig schneller erfolgt. Der Schallgeber ist dabei mit dem

verwendeten Lösungsmittel in Kontakt, um eine optimale Schallübertragung zu gewährleisten. Mit Vorteil ist der Schal lgeber in den L- oder U-förmigen Lösungsmittelbehälter mechanisch integriert. Alternativ kann der Schallgeber auch in das Lösungsmittel eingetaucht werden, sobald das Lösungsmittel zum Trennen der Adhäsionsschicht in der vorgesehenen Art und Weise zugeführt wurde.

Die vorliegende Erfindung betrifft außerdem einen Träger, der an einer Trägerseite mit einer adhäsiv wirkenden Adhäsionszone sowie einer weniger adhäsiv wirkenden Stützzone versehen i st, wobei eine Basi sschicht (20) zumindest auf die Stützzone weitgehend vollflächig aufgebringbar ist, und wobei an der Trägerseite in der Adhäsionszone ein selektiv lösbares

Fül lmaterial vorgesehen ist, insbesondere auf einem gegenüber der

Trägerseite zurückgesetzten Absatz, vorzu gswei se fl ächenbündi g zur

Trägerseite. Mit einem so ausgestatteten Träger ist das erfindungsgemäße Verfahren in besonders vortei lhafter Wei se ausführbar, da das Lösen des Hybridwafers beziehungsweise der Chipstapel von dem Träger zumindest weitgehend ohne Beeinträchtigung der Chipstapel und der molding Compound erfolgt. Hierdurch wird ein besonders schonendes Lösen der teuren

Chipstapel gewährleistet. Erfindungsgemäß ist es außerdem denkbar, mehrere benachbarte Chipstapel beim Aufbauen der Chipstapel und/oder der

Erstellung der Fan-out-Kontaktierungsstrukturen zu Chipstapelstrukturen (siehe Ausführungsform F) zusammenzuschalten.

Mit Vortei l ist weiterhi n vorgesehen, dass die Ablösung des Trägers konzentrisch vom Umfang des Trägers zum Zentrum des Trägers erfol gt.

Weitere Vorteile, Merkmale und Einzelheiten der Erfi ndung ergeben sich aus der nachfol genden Beschreibung. Bevorzugte Ausführungsbeispiel e sowi e anhand der Zeichnungen ; di ese zei gen in : Fig. 1 A bis I E, 9F 1 , eine schematische Ansicht eines erfindungsgemäßen 10G 1 und 1 1 H 1 : Schritts des Aufbringens einer Basisschicht auf einen

Träger gemäß Ausführungsformen A bis H,

Fig. 2A bis 2E und eine schematische Ansicht eines erfindungsgemäßen 1 1 H2: Schritts der Einbringung von fan-out- ontaktierungsstrukturen sowie Justiermarken in die Basisschicht gemäß Ausführungsformen A bis E und H,

Fig. 3A bis 3E und eine schematische Ansicht eines erfindungsgemäßen 1 1 H3 : Schritts des Platzierens von ontaktpads auf die

Basisschicht gemäß Ausführungsformen A bis E und

H,

Fig. 4A bis 4E, 9F2, eine schematische Ansicht eines erfindungsgemäßen 10G4 und 1 1 H4: Schritts der Stapelung von Chips auf die Basisschicht in mindestens einer Lage gemäß Ausführungsformen

A bis H,

Fig. 5A bis 5E, eine schematische Ansicht eines erfindungsgemäßen

10G5 und 1 1 H 5 : Schritts des Eingießens der Chipstapel mit molding

Compound gemäß Ausführungsformen A bis E, G und

H,

Fig. 6A bis 6E, 9F6, eine schematische Ansicht eines erfindungsgemäßen 10G6 und 1 1 H7: Schritts des Lösens der Basisschicht mit Chipstapel von dem Träger gemäß Ausführungsformen A bis H,

Fig. 7A bis 7E, eine schematische Ansicht eines erfindungsgemäßen

1 0G 10 und 1 1 H8: Schritts des Aufbringens von Lötanschlüssen (bumps) gemäß Ausführungsformen A bis E, G und H,

Fig. 8A bis 8E, 9F7, eine schematische Ansicht eines erfindungsgemäßen 10G 1 1 und 1 1 H9: Schritts des Vereinzeins der Chipstapel

beziehungsweise des Hybridwafers auf dem Träger gemäß Ausführungsformen A bis H, Fi g. 9F3 : eine schematische Ansicht eines erfindungsgemäßen

Schritts des Eingießens mit einem der Basisschicht entsprechenden Schichtmaterial gemäß

Ausführungsform F,

Fig. 9F4: eine schematische Ansicht eines erfindungsgemäßen

Schritts des Einbringens von fan-out- ontaktierungsstrukturen gemäß Ausführungsform F,

Fig. 9F5 : eine schematische Ansicht eines erfindungsgemäßen

Schritts des Aufbringens einer weiteren Chiplage und von Lötanschlüssen (bumps) gemäß Ausführungsform F,

Fig. 1 0G2 : eine schematische Ansicht eines erfindungsgemäßen

Lithographieschritts gemäß Ausführungsform G,

Fig. 1 0G3 : eine schematische Ansicht eines erfindungsgemäßen

Lithographieschritts gemäß Ausführungsform G,

Fi g. 1 0G7 eine schematische Ansicht eines erfindungsgemäßen

Schritts zur Umdrehung des Hybridwafers um 1 80° gemäß Ausführungsform G,

Fig. 10G8 eine schematische Ansicht eines erfindungsgemäßen

Ätzschritts gemäß Ausführungsform G,

Fig. 1 0G9 eine schematische Ansicht eines erfindungsgemäßen

Schritts des Einbringens von fan-out- Kontaktierungsstrukturen gemäß Ausführungsform G,

Fi g. 1 1 H6: eine schematische Ansicht eines erfindungsgemäßen

Schritts des Lösens eines Füllmaterials gemäß

Ausführungsform H,

In den Figuren sind einzelne oder mehrfache Schritte der Ausführungsformen A bis H gezeigt, wobei d ie Fi gurenbezeichnung j eweils mi t den

Referenzzeichen A bis H gekennzeichnet ist. Die einzelnen Schritte der Ausführungsformen A bis E sind jeweils gemeinsam auf einer Seite dargestellt, während die Schritte der Ausführungsformen F, G und H jewei ls für sich als Folge dargestellt sind.

Die Darstellung erfolgt ohne die an sich bekannten Vorrichtungen zur

Handhabung des Trägers und/oder zur Durchführung der einzelnen Schritte.

Die Bezugszeichen sind einheitlich für die korrespondierenden Bauteile verwendet, auch wenn bei den unterschiedlichen Ausführungsformen verschiedene Maßnahmen/Materialen gewählt werden.

Das Schlüsselthema bei der vorliegenden Erfindung ist, dass temporäre Kleber (temporary adhesives) zur Fixierung von Chips 30 oder Chipstapeln 3 1 entweder gänzl ich oder zumindest weitgehend vermieden werden. Anstatt dessen werden Träger 1 0 verwendet, die eine Stützzone 1 1 mit reduzierter Haftkraft/Adhäsionskraft auf eine Kontaktfläche 1 8 zwischen dem

Hybridwafer 34 und dem Träger 1 0 aufweisen. Diese Stützzone 1 1 mit reduzierter Haftkraft kontaktiert den Großteil der Fläche des zu erzeugenden Hybridwafers 34, der wiederum aus einer V ielzahl von Chipstapeln 3 1 mit jeweil s mindestens einer Chiplage 33 besteht. Das System ist so gestaltet, dass nur die am äußersten Hybridwaferrand 35 des zu erzeugenden

Hybridwafers 34 befindliche, insbesondere ringförmige, Teilfläche der Kontaktfläche 1 8 auf einer Adhäsionszone 14 mit hoher

Haltekraft/Adhäsionskraft auf die Kontaktfläche 1 8 am Träger 10 zu liegen kommt.

Als Träger 1 0 im Sinne der Erfindung können j egliche, für die Herstel lung des Hybridwafers 34 geeignete Materialien verwendet werden.

Typi scherweise kommen jedoch Materialien selektiert aus einer der Gruppen Metal l, Keramik oder Halbleiter, sowie Quartz, Glas oder dergleichen zum Ei nsatz. Der Träger 1 0 weist bei den gezeigten Ausführungsformen eine kreisförmige Form auf und ist als Standardwafer mit 300mm Durchmesser ausgebildet. Die Stützzone 1 1 des Trägers 1 0 ist gebildet durch eine Füllschicht 1 9 (siehe Fig. 1 A), die flächenbündig zur Trägerseite 1 5 in den Träger eingebracht ist. Die Dicke der Füllschicht 19 beträgt mindestens 3 μη bis Ι ΟΟμηι,

vorzugswei se Ι Ομηι bis 50μπι.

Die Aufbringung/Einbringung der Füllschicht 1 9 erfolgt beispielsweise durch spin coating. Di e Fül lschicht 1 9 besteht insbesondere aus einem Material mit 5 bis 50 Gew.-% Feststoffen, insbesondere 1 5 bis 30 Gew.-%, wobei die Feststoffe gewählt sind aus der Gruppe der Monomere, Oligomere und/oder Polymere, vorzugsweise zyklische Olefinpolymere und/oder CoPolymere und/oder amorphe Fluoropoolymere mit hohem atomarem Fluorgehalt, insbesondere mehr als 30 Gew.-%, vorzugsweise mehr als 4 ^~ 5 Gew

In anderen Worten: Die Füllschicht 19 weist eine oder mehrere der

nachfolgend beschriebenen Eigenschaften auf:

- Sie besteht insbesondere aus amorphen Polymermaterialen mit

niedriger freier Oberflächenenergie,

- S ie ist gering bis nicht haftend in Bezug auf Silikon , Glass und/oder Metalloberflächen, indem die Füllschicht 19 zumindest an der

Oberfläche eine geringe bis sehr geringe Konzentration an Hydroxyl - oder Carbonsäuregruppen,

- Ist aus einer Lösung formbar,

Das Stapeln der Chips 30, insbesondere in mehreren Lagen ist dem Fachmann bekannt. Bei der erfindungsgemäßen Ausgestaltung wird das Stapeln verbessert, indem jeder Chip 30, insbesondere am Chiprand 37,

dis zur Justierun° d?r Ch ios 30 eesenüber den Justiermarken 25 der Basisschicht 20 dienen (siehe Fig. 4 B).Die

Stützzone 1 1 ist alternativ herstellbar oder an ihrer Oberfläche behandelbar durch nachfol gend aufgeführte Schritte:

Chem ische Behandlung der aus Silikon gebildeten Oberfläche mit einem hydrophoben Organosi lan, wie beispielsweise (Fluor-)Alkyl - Phosophonat oder (Fluor-)Alkyl-Silan zur Reduzierung der freien Oberflächenenergie, oder

- Chemische Gasphasenabscheidung (CVD-Verfahren) einer

Beschichtung mit geringer freier Oberflächenenergie (beispielsweise fluorierte Parylene) auf den Träger, um eine dauerhafte

Antihaftbeschichtung in der oder als Stützzone zu erzeugen,

Die Dicke einer solchen Beschichtung liegt insbesondere zwischen l nm und 20nm, vorzugsweise zwischen 2nm und l Onm.

Die Herstellung einer solchen, durch chemische Modifikation von zumindest Teilen der Oberfläche des Trägers 1 0 hergestellten Sützzone 1 1 läuft gemäß einer bevorzugten Ausführungsform wie folgt ab:

Ein epoxybasierter Photolack wird auf eine Oberfläche eines Sil ikonwafers (Träger 10) mit einem Durchmesser von 300mm in einem ringförmigen Abschnitt (Adhäsionszone 14) am äußeren Umfang des S il ikonwafers aufgebracht. Die Ri ngbreite beträgt zwischen 1 und 10mm. Ei n fluoriertes S ilan wi rd mit einem geeigneten Lösungsmittel zu einer einprozenti gen Lösung verdünnt. Die Lösung wird durch Spinbelacken auf die Oberfläche des Silikonwafers aufgebracht. Anschließend wird der Wafer für eine Minute auf einer Heizplatte bei 1 00°C gehärtet. Daraufhin wird der Wafer in einem Spin coater gespült und erneut für eine Minute bei 100°C gehärtet. Der epoxybasierte Photolack wird anschließend mit Aceton in einem Spin Coater entfernt, wodurch die ringförmige Adhäsionszone als von der fluorierten S ilanlösung unbehandelte Adhäsionszone zurückbleibt. Der Träger 1 0 mit Stützzone 1 1 ist fertiggestellt.

Auf diesen Träger 1 0 wird dann weitgehend vollflächig eine Basisschicht 20 aufgebracht. Insbesondere wird Basisschicht 20 später zumindest teilweise Tei l des final en Hybridwafers. In Einzel fällen ist es j edoch auch denkbar, dass diese Basisschicht zumi ndest tei l wei se bloß temporär während dem Aufbau der Chipstapel Verwendung findet. In diesem Fal l würde diese Schicht zu einem späteren Zeitpunkt an geei gneter Stelle im gesamten Fertigungsprozessfluß wieder weitgehend vollständig entfernt. In diesem Zusammenhang ist weitgehend vollständig als Entfernung von zumindest 99,5% idealer jedoch 99,9% oder noch idealer 99,99% der ursprünglich vorhandenen Schicht anzusehen. Im Zusammenhang mit dieser nur temporär verwendeten Basisschicht lassen si ch besonders vorteilhafte

Aus führungsformen realisieren, wenn diese Basisschicht zum Herstellen von elektrisch leitfähi gen, metallischen Verbindungen benutzt wird, die später durch Entfernen der Schicht freigelegt und damit zugänglich gemacht werden können. Derartige Prozesse sind in der Halbleiterindustrie üblich und unter dem Begriff„Sacrificial Layer" bekannt. Um derartige Strukturen realisieren zu können, kann es je nach Ausgestaltung dieser Strukturen von Vorteil sein, wenn diese Basisschicht aus einem photostrukturierbaren Material besteht. In diesem Zusammenhang ist weitgehend vollflächi g als mindestens 90% der Stützzone 1 1 mit der reduzierten Klebestärke zu verstehen. In optimierten Ausführungsformen ist beträgt diese Fläche jedoch mindestens 98% oder ist noch idealer größer als die Stützzone 1 1 . Bei dem Durchmesser von 300mm des krei sförmigen Trägers 1 0 weist die Adhäsionszone 1 4 mit der hohen Klebekraft typischerweise eine Ringbreite von >0,5mm, idealerweise > l mm und noch idealer >2mm oder >4mm auf.

In dem Fall, dass die Basisschicht 20 eine größere Fläche bedeckt als

Stützzone 1 1 , ist es gemäß Ausführungsform F bevorzugt, wenn der Träger 1 0 einen Absatz 12 im Bereich der hohen Klebekraft aufweist. Dieser Absatz 1 2 wird vor dem Aufbringen der Basisschicht 20 mit einem Fül lmaterial 1 3 aufgefüllt, bis das Füllmaterial 1 3 bündig mit der Stützzone 1 1 eine ebene Trägerseite 1 5 bi ldet. Dabei wird als Füllmaterial 1 3 ideal erweise ein Material gewählt, das sich später durch gezielte Einwi rkung von außen seiekiiv iösen oder entfernen iässt. Ais derartige Mechanismen für die Einwirkung kommen mechanische, optische und chemische Verfahren oder ei ne Kombination dieser Verfahren in Frage. Beispielsweise könnten also Materialien, insbesondere Kunststo ffe verwendet werden, die sich mittels eines besti mmten Lösungsmittels lösen lassen. Gemäß einer alternativen Ausführungsform wären auch anorganische Material ien mögl ich, die sich mittels einer speziel len Ätzchemie lösen lassen. Weiterhin wären auch

Materialien denkbar, die sich unter Einwirkung von Ultraviolett-(UV)- Strahlung oder Infrarot-(IR)-Strahlung lösen lassen. Der Absatz 12 ist dabei so gestaltet, dass die Stützzone 1 1 mit geringer Haltekraft etwa, insbesondere genau, bis zu einer Stufe 1 7 des Absatzes 12 reicht. Die Stufe 1 7 kann entweder in Form einer rechtwinkeligen Kante oder auch einer schräg verlaufenden Kante ausgebildet sein. Mit Vorteil ist es möglich, derart schräg verlaufende Kanten mittels Nassätzprozess herzustellen, wobei es die

Kristallstruktur von Sil izium ermöglicht, derarti ge schräge Kanten

automatisch herzustellen.

Die ^{^} Basisschicht 20 kann entweder mittels Spin- oder Sprühbelacken oder Laminieren aufgebracht werden. In Einzelfäl len sind auch andere Verfahren wie Rakeln, Gießen, Extrusionsbelacken oder dergleichen möglich.

In einer bevorzugten Ausführungsform der Erfindung ist das Material der Basisschicht 20 ein photostrukturierbares Material, insbesondere ein

photostrukturierbares Dielektrikum. Beispielsweise könnten hier

Benzocyclobuten, WPR 5 1 00 (von JSR®), S iNR® von ShinEtsu Chemicals® oder ähnliche Produkte von Hitachi Chem icals oder Sumitomo Bakelite, sowie Polyimide zum Einsatz kommen. Der Fachmann kennt derartige

Materialien und vermag diese entsprechend den durch die Endanwendung und den Fertigungsprozessfluss definierten Anforderungen auszuwählen. In einer bevorzugten Ausführungsform (A, B, C, D und H) können nun aufbauend auf der Basisschicht 20 Leiterbahnen 2 1 für die nöti gen Verdrahtungsebenen der Chips 30 hergestellt werden. Dies geschieht in der Regel mittels Lithographie und additiven Prozessen. Beispielsweise kann die Isolation zwischen den einzelnen Leitern mit den zuvor genannten photosensitiven, dielektrischen Materialien hergestellt werden, während die metallischen Verbindungen mittels Barrier Seed Deposition (Sputtering) und elektrochemischer

Abscheidung (Elektroplating) hergestellt werden können. Diese Prozesse si nd in der Industrie übl ich und dem Fachmann bekannt. Im Anschluss daran werden Kontaktpads 22 hergestel lt, die später dazu dienen werden, die Chips 30 aufzunehmen und zu kontaktieren. Zusammen mit diesen Kontaktpads 22 werden Idealerweise auch Justiermarken 25 vorgesehen, die ein genaues Justieren der Chips 30 relativ zu der Basisschicht 20 ermöglichen. Damit kann auf ein externes Justiermittel verzichtet werden, was zu einer erheblich genaueren Justierung der Chips 30 führt.

In der alternativen Ausführungsform G wird die Basisschicht 20 lediglich belichtet und nach dem Belichten einem Ausheizprozess („Post Exposure Bake") unterzogen. Diese Sequenz führt dazu, dass im Falle eines

Negativresists die belichteten Stel len chemisch vernetzen, und damit für d ie Entwicklerflüssi gkeit unlösbar werden, während die unbelichteten Stellen lösbar bleiben. Bei einem Positivlack verhält sich dies genau umgekehrt: Die belichteten Stellen werden besser im Entwickler lösbar, während die

unbelichteten Stellen schwer lösbar bleiben. Es sei hier der Vollständigkeit halber angemerkt, dass die meisten Dielektrik-Materialien das Verhalten eines Negativlacks haben. Es kö nnen dann direkt auf die somit bereits belichtete Basisschicht 20 die Verbindungslagen analog den Prozessen A, B , C, D und H aufgebaut werden, oder direkt auf die Basisschicht 20 Chips 30 platziert werden. In diesem Fal l kann es sich als Vortei l erweisen, die Chi ps 30 vor dem Ausheizen des belichteten Dielektrikums aufzubringen, und später den Vernetzungsprozess mit Vorteil auch dazu zu benutzen, eine permanente Klebeverbindung (Bondverbindung) zwischen den Chips 30 und dem Dielektrik-Material der Basisschicht 20 zu erhalten (Ausführungsform G).

Eine weitere alternative Ausführungsform (Prozessfluß F gemäß Figuren 9F 1 bis 9F7) sieht vor, dass die Chips 30 lediglich auf die Basisschicht 20 aufgeklebt werden. Dies kann entweder unter Zuhilfenahme eines

zusätzlichen Klebers geschehen oder unter Nutzung etwaiger

Klebeeigenschaften des entsprechend gewählten Materials der Basisschicht 20. Es ist erfindungsgemäß denkbar, dass die Chips 30 mittels eines sogenannten Die Attach Adhesi ves verklebt werden. Alternativ könnte das Material der Basisschicht 20 ein Dielektrikum, insbesondere eines der zuvor beschriebenen Materialen sei n, welches i m unbel ichteten Zustand weitgehend das Verhalten ei nes Thermoplasts hat. Damit könnten die Chips 30 mittels eines thermomechanischen Klebeverfahrens fixiert werden.

Für die Ausführungsformen A, B, C, D und H werden nach dem Herstel len der Kontaktpads 22 die Chips 30 oder aus jeweils mindestens einem Chip 30 gebildeten Chipstapel 3 1 platziert. Dies kann mittels gängi ger Chip-to-Wafer Bondverfahren geschehen, wobei typischerweise die Chips 30 mittels eines temporären Klebers vorfixiert werden und erst später in einem Reflow

Prozess ein permanenter Bond geformt wird. Die Ausführungsformen A und B stellen in diesem Zusammenhang eine Variante mit bumps 36 dar, bei denen die Chips 30 mittels Flussmittel oder No-Flow-Underfill fixiert werden. Erst nachdem alle Chips 30 auf der Basisschicht 20 platziert sind, durchläuft der Träger 1 0 mit der Vielzahl der vorfixierten Chips 30 einen thermischen Prozess („Reflow Prozess") bei dem die bumps 36 und die

Kontaktpads 22 miteinander verlötet werden. Dabei stellt das Flussmittel sicher, dass es zu keiner Oxidation der Kontaktflächen während des Heizens kommt. Alternativ kann ein sogenanntes No-flow underfill dieselbe Funktion übernehmen, das auch später permanenter Teil des Bond Interfaces zwischen den Chips 30 bleibt und so für eine verbesserte mechanische Stabi lität Sorge trägt. Somit erspart das No-Flow Underfill das spätere (in Prozess A und B dargestellte) Unterfüllen von Spalten zwischen den Chips 30. Bei

Verwendung von derartigen No-Flow Underfill Materialien ist es auch häufig notwendig, während dem thermischen Prozess Druck auf die Chips

auszuüben, was mit Vortei l mittels einer Druckplatte geschieht, die

gleichzeitig Druck auf alle, am Träger befindlichen Chips ausüben kann.

In den Ausführungsformen C, D und H sind Verbindungen dargestellt, die auf bumps 36 verzi chten, und stattdessen planare Flächen verwenden . Dies ermöglicht in weiterer Folge dichtere Verbindungen, da auf die ansonsten üblichen Bumps 36 verzichtet wird. Diese spezielle Form der Verbindung wird üblicherweise mittels sogenannter„Transient Liquid Phase (TLP)" Bonding Prozesse hergestel lt. Dabei werden eutektische Metal lverbi ndungen geschaffen, bei denen ein erstes Metal l aus der flüssigen Phase i n ein zweites Metall diffundiert und mit diesem stabi le intermetal lische Verbindungen mit einem Schmelzpunkt, der über dem des ersten Metalls liegt, bildet. Damit lassen sich Bondverbindungen bei niedriger Temperatur realisieren, die später einen Schmelzpunkt aufweisen, der über der ursprünglichen

Bondtemperatur liegt. Dies macht diese Verbindungen besonders geeignet für das Stapel n von mehreren Chiplagen 33 von Chips 30, da damit die

Verbindungen der bereits verbondeten Ebenen nicht mehr beeinträchtigt werden. Eine typisches Beispiel für eine derartige Bondverbindung wären Verbindungen aus Kupfer und Zinn. Weitere Mögl ichkeiten wären aber auch Kupfer und Indium, Gold und Zinn, Nickel und Zinn und Gold und Indium. So ist beispielsweise die Bondtemperatur für ein derartiges Kupfer-Zinn Bondinterface in etwa bei 270 bis 280°C, während das komplettierte Interface eine Temperaturstabilität von zumindest 4 1 5°C aufweist. Die in den

Prozessflüssen C, D und H dargestellten Chips 30 und Chipstapel 3 1 werden vor dem thermischen Prozess mittels eines temporären Klebers fixiert, welcher später bei dem thermischen Prozess zur Herstellun g des permanenten metal lischen Bonds verdampft. Es bietet sich hier beispielsweise die

Verwendung von B ibenzyl an. Dabei ist es möglich, die Chipstapel 3 1 entweder Chiplage 33 für Chiplage 33 in mehreren Schritten bestehend aus jeweils Chipplatzierung und thermischem Prozess zur Formung des

permanenten Bond Interfaces oder aus einem ei nzigen Platzierschritt und einem einzigen thermischen Prozessablauf herzustellen. Dasselbe gilt analog auch für die Prozessabläufe A und B .

In weiterer Folge werden die Chipstapel 3 1 optional zum Erreichen ei ner verbesserten mechanischen Stabilität mittels Underfill Material unterfüllt. Alternativ ist es auch denkbar, anstatt des zuvor beschriebenen temporären Klebers ein Material zu verwenden, welches nach dem Komplettieren des thermischen Prozesses zum Hersteii en der metaiiischen Verbindungen permanenter Tei l des Chipstapel s blei bt. Insbesondere könnte das Material wieder ein sogenanntes No-Flow-Underfill Material sein oder ein geeignetes anderes Material aus der Gruppe der zuvor genannten Dielektrika. Auch Hybridbond Interfaces bestehend aus einer metall i schen Kontaktfläche, welche von einer nichtmetallischen, elektrisch isolierenden Region umgeben sind, sind denkbar. Ein Beispiel dafür wären metallische Kontaktflächen, die von S iliziumoxid umgeben sind. Dabei kann das Siliziumoxid mit

entsprechend guter Qualität auch dazu dienen, die Chips bei Raumtemperatur mittels Van-der-Waals Bonds zu fixieren, welche später durch einen

thermischen Prozess zu einer permanenten Bondverbindung konvertiert werden.

In den Prozessen E und F werden die Chips 30 untereinander mittels

geeigneter Verfahren verbunden. Beispielsweise können das

Lithographieverfahren sein, wie in der Ausführungsform F dargestel lt. Dabei können wieder Materialien und Verfahren wie oben beschrieben zum Einsatz kommen. Insbesondere ist hier das ^" Aufbringen der Dielektrika mittels

Sprühbelacken geeignet, um die Chips einbetten zu können, sowie um die signi fikante Topographie, die durch die Chips 30 gebildet wi rd , planarisieren zu können.

Ausführungsform E zeigt ei ne Variante, wo zumindest ei n Teil der

Verbindungen auch mittel s Wire Bonding hergestellt wird.

Diese beiden Varianten E und F sollen die Flexibilität des Verfahrens zei gen, und deutlich machen, dass die vorliegende Erfindung ein äußerst universelles Verfahren ist, welches es ermöglicht, eine Vielzahl von

Verbindungstechnologien mit einzubinden .

Nach dem Fertigstellen jeglicher Verbindungen und dem Underfill Prozess werden die verbleibenden Freiräume mit einer Eingießverbindung (molding Compound) aufgefüllt. Diese dient zur Stabilisierung und i nsbesondere zur Vergrößerung der Chips/Chipstapel .

Die Ausnahme bildet hier Ausführungsform F, bei der auf molding

Compounds verzichtet wird, wodurch besonders dünne und kompakte

Packages erzielt werden können. Wenn in diesem Fall die Chipstärken entsprechend dünn gewählt werden, sowie die Dielektrik-Materi al i en eine entsprechende mechanische Robustheit aufweisen , kann dies ein mechanisch sehr flexibles (b iegsames) Package aus in ein dem Material der Basisschicht 20 entsprechendes Schichtmaterial 40 eingegossenen Chipstapeln 3 1 ermöglichen, welche besonders für spezielle Anwendungen, wo diese

Flexibilität von Vortei l ist, geeignet sind. Beispielsweise könnten dies Smart Card Anwendungen sein oder Anwendungen wo das Package auf eine gebogene Fläche montiert werden soll.

Am Anschluss an den Eingießschritt wird der Hybridwafer 34 vom Träger 1 0 gelöst. Mit Vorteil ist dies möglich, wenn der Träger 10 wie in

Ausführungsform H beschrieben ausgestaltet ist. In diesem Fal l wird zuerst das als geeigneter Kleber ausgebildete Füllmaterial 1 3 gelöst. Im Anschluss kann dann der Hybridwafer 34 vom Träger 1 0 abgehoben werden. Mit Vortei l Abheben in ^" einer ^" Art und Weise, wo entweder die

Flexibilität des Trägers 1 0 und / oder des Hybridwafers 34 derart genutzt wird, dass der Abhebeprozess von einer definierten Stelle gestartet wird, und eine Trennwel le vom Startpunkt über die gesamte Fläche läuft und

letztendlich den Hybridwafer 34 vom Träger 1 0 separiert. Zumi ndest jedoch muss die Trennwelle vom Rand zum Zentrum des Trägers 1 0 laufen . Um den Start dieser Trennwelle zu begünstigen und/oder zu initiieren, kann es hi lfreich und erforderlich sein, dass ein mechanisches Trennelement in das Interface zwischen Träger 10 und Hybridwafer 34 eingeführt wird. Dies könnte beispielsweise in Keil oder ein Kegel oder eine Klinge sein. Auch ein gespannter Draht mit geeignetem Querschnitt ist denkbar. Alternativ könnte der Trennprozess mittels Wasser oder Gasstrahl initiiert und/oder unterstützt werden.

Der Verfahrensablauf bei der Ausführungsform F ist gemäß Figuren 9F I bis 9F7 wie folgt:

In dem in Figuren 9F 1 gezeigten Verfahrensschritt ist auf dem Träger 10 mit seiner die Stützzone 1 1 bildenden Füllschicht 1 9 die Basisschicht 20 aufgebracht. Die Basisschi cht 20 bedeckt die Stützzone 1 1 voll ständig und überragt diese geri ngfügi g. Der die Stützzone 1 1 überragende ringförmi ge Abschnitt der Basisschicht 20 liegt am vol lständ i gen U mfang der

Basisschicht 20 auf der Adhäsionszone 1 4 auf, d ie ei ne mindestens um den Faktor 3 stärkere Adhäsionskraft als die Adhäsionszone pro Flächeneinheit aufweist. Somit wird die Basisschicht 20 im wesentlichen ausschließlich in der Adhäsionszone 1 4 gehalten.

Anschließend werden - wie in Figur 9F2 gezeigt - Chips 30 auf der dem Träger 10 abgewandten Seite der Basisschicht 20 auf die Basisschicht 20 aufgebracht, und zwar mit einem Pick-and-Place-Tool. An der der

Basisschicht 20 abgewandten Seite der Chips 30, die mehrlagig aufgebracht werden können, sind Kontaktpads 22 aufgebracht, die der späteren

Kontaktierung durch Leiterbahnen 21 (siehe Figur 9F4) in Form von Fan-Out- Kontaktierungsstrukturen dienen.

Im in Figur 9F3 gezeigten Schritt wird ein dem Material der Basisschicht 20 entsprechendes Schichtmaterial 40 vollflächig auf die Basisschicht 20 aufgetragen, wobei das Schichtmaterial 40 beim Auftragen derart ausgebildet ist, dass es in die zwischen den Chipstapeln 3 1 gebildeten Freiräume ohne Blasenbildung eindringt.

In dem in Figuren 9F4 gezeigten Verfahrensschritt werden, insbesondere schichtweise, Leiterbahnen 2 1 aufgebaut, die zur Kontaktierung der

Kontaktpads 22 und/oder benachbarter Chips 30 ausgebildet sind. Die

Leiterbahnen können durch Lithografieschritte oder durch ein Prägeverfahren hergestellt werden.

In dem in Figur 9F5 gezeigten Verfahrensschritt werden die zur

Kontaktierung einer Leiterplatte vorgesehenen Fan-Out- Kontaktierungsstrukturen 2 1 aus dem Schichtmaterial 40 herausgeführt, wobei Anschlüsse der Fan-Out-Kontaktierungsstrukturen 2 1 mit

Anschlussbumps 50 versehen sind, die zum Anschluss des Hybridwafers 34 gemäß Figur 9F7 an eine korrespondierende Leiterplatte dienen.

In dem in Figuren 9F6 gezei gten Schritt ist der Träger 10 von der

Basisschicht 20 entfernt worden und zwar im wesentl ichen durch Einwirkung auf die Adhäsionszone 1 4 in der oben beschriebenen Art und Weise. In der Figur 9F7 ist ein vereinzelter Chipstapel 3 1 gezeigt, bei dem ein ebenfalls vereinzeltes Basisteil 26 der Basisschicht 20 als Träger dient.

Die Figuren 10G 1 bis 1 0G 1 1 zeigen die Herstellung gemäß Ausführungsform G. Der erste Verfahrensschritt gemäß Figur 10G 1 entspricht dem

Verfahrensschritt gemäß Figur 9F 1 , ebenso wie den in Figuren 1 A, 1 B, I C, 1 D und I E gezei gten Verfahrensschritten.

Im Verfahrensschritt gemäß Figur 10G2 wird eine Fotomaske 90 zur

Lithografiebehandlung ausgerichtet über der Basisschicht 20 angeordnet und in dem Verfahrensschritt gemäß Figur 1 0G3 wird die Basisschicht 20 durch die Fotomaske 90 hindurch belichtet.

Im Bereich der belichteten Belichtungsstellen 27 der Basisschicht 20 werden gemäß Figur 1 0G4 über Kontaktpads 22 Chips 30 zu Chiplagen 3 1 aufgebaut, wobei Chipj ustiermarken 38 am Chiprand 37 zur Ausrichtung der Chips 30 zueinander und zu der Basisschicht 20 dienen.

Im Verfahrensschritt gemäß Figur 1 0G5 werden die Chips 30 mit einem

Schichtmaterial 40 eingegossen, und zwar vollflächig auf der Basisschicht 20.

Im Verfahrensschritt gemäß Figur 10G6 wird der Träger 10 analog Figur 9F6 entfernt und in dem Verfahrensschritt gemäß Figur 1 0G7 wird der

Hybridwafer 34 auf den Kopf gestellt, also umgedreht.

Im Verfahrensschritt gemäß Figur 1 0G8 werden die Belichtungsstellen 27 der Basisschicht 20 freigelegt, insbesondere durch Ätzen, woraufhin im

Verfahrensschritt gemäß Figur 10G9 die Leiterbahnen 2 1 in den freigelegten Belichtungsstell en 27 ausgebildet werden .

Im Verfahrensschritt gemäß Figur 10G 1 0 werden Anschlussbumps 50 zum Anschl uss der Chipstapel 3 1 an eine Leiterplatte mit den Leiterbahnen 21 kontaktiert. Im Verfahrensschritt gemäß Figur 10G11 werden die Chipstapel 31 des Hybridwafers 31 vereinzelt.

In der besonders bevorzugten Ausführungsform H gemäß Figuren 11H1 bis 11H9 wird die Basisschicht 20 gemäß Figur 11H1 analog dem Verfahren gemäß Figur 9F1 aufgebracht mit dem Unterschied, dass der Träger 10 in der Adhäsionszone 14, also an die Stützzone 11 anschließend einen Absatz 12 aufweist, der gegenüber der Trägerseite 15 zurückspringt, quasi eine Schulter bildet. Bevor die Basisschicht 20 auf den Träger 10 aufgebracht wird, wird der Absatz 12 mit einem adhäsiv wirkenden Füllmaterial 13 verfüllt, so dass das Füllmaterial 13 bündig mit der Stützzone 11 ausgebildet ist. Die

Basisschicht 20 liegt zumindest teilweise auf dem Füllmaterial 13 in einem Ringabschnitt der Oberseite des Füllmaterials 13 auf. Das Füllmaterial 13 bildet damit zumindest teilweise die Adhäsionszone 14.

Der Verfahrensschritt gemäß Figur 11H2 entspricht dem Verfahrensschritt gemäß Figur 2D (Ausführungsform D), in welchem die Leiterbahnen 21 und die Justiermarken 25 in der Basisschicht 20 ausgebildet werden.

Der Verfahrensschritt gemäß Figur 11H3 entspricht dem Verfahrensschritt gemäß Figur 3D, in welchem die Kontaktpads 22 auf die Basisschicht 20 aufgebracht werden, und zwar an Kontaktstellen zu den Leiterbahnen 21, die gleichzeitig die Fan-Out-Kontaktierungsstrukturen bilden.

Der Verfahrensschritt gemäß Figur 11H4 entspricht dem Verfahrensschritt gemäß Figur 4D, bei dem die Chipstapel 31 durch Stapeln von Chips 30 in vier Chiplagen 33 gebildet werden. Die Chips 30 der Chiplagen 33 werden durch TSVs und die jeweiligen TSVs verbindende Kontakte miteinander zusammengeschaltet.

In dem Verfahrensschritt gemäß Figur 5D entsprechenden Verfahrensschritt gemäß Figur 11H5 werden die Chipstapel 31 durch Schichtmaterial 40 eingegossen. Im Verfahrensschritt gemäß Figur 1 1 H6 wird das Füllmaterial 1 3 durch korrespondierendes Lösungsmittel, das selektiv gegenüber dem Fül lmaterial 1 3 wirkt, entfernt, so dass in dem sich anschließenden Verfahrensschritt gemäß Figur 1 1 H7 der Träger 10 ohne weiteres von dem Hybridwafer 34 gelöst werden kann.

Im Verfahrensschritt gemäß Figur 1 1 H8 werden Anschlussbumps 50 an der Basisschicht 20 mit den korrespondierenden Kontaktstellen der Fan-Out- Kontaktstrukturen kontaktiert.

Im Verfahrensschritt gemäß Figur 1 1 H9 werden die Chipstapel 3 1 vereinzelt.

B e z u g s ze i chen l i s te Träger

Stützzone

Absatz

Füllmaterial

Adhäsionszone

Trägerseite

Seitenrand

Stufe

Kontaktfläche

Füllschicht

Basisschicht

Leiterbahnen

Kontaktpads

Chipseite

Justiermarken

Basisteile

Belichtungsstellen

Chips

Chipsstapel

Chipstapelrand

Chiplage

Hybridwafer

Hybridwaferrand

bumps

Chiprand Chipjustiermarken Schichtmaterial Anschlussbumps Fotomaske