UN CIRCUIT INTEGRE CMOS

DESCRIPTION La présente invention a pour objet un procédé de fabrication de zones d'isolation électrique dans un circuit intégré CMOS.

Elle s'applique en particulier dans le domaine de la microélectronique chaque fois qu'il est nécessaire d'isoler électriquement les uns des autres Les composants n et p d'un circuit (transistors, diodes, etc.. ⁾ réalisé sur un substrat en silicium monocristallin. En particulier, l'invention peut être utilisée pour la réalisation de portes logiques, de bascules, de mémoires mortes ou vives, etc. La recherche d'une forte densité d'intégration dans les circuits intégrés CMOS nécessite d'utiliser une technique d'isolement spéciale entre les différents composés de ces circuits et notamment entre leurs transistors à canal n et leurs transistors à canal p. L'une des techniques récentes d'isolation utilisée dans ce but est basée sur la réalisation d'une tranchée d'isolement dans le substrat semi-conducteur, tranchée que l'on oxyde ensuite puis que l'on remplit par un matériau tel que du silicium polycristallin ou de l'oxyde de silicium. Ce remplissage se fait par le dépôt du matériau de remplissage, sur toute la surface du circuit intégré, suivi de l'enlèvement de l'excédent dudit matériau déposé hors des tranchées. On réalise ensuite au-dessus de la tranchée un oxyde de champ localisé (LOCOS) .

Cette technique d'isolement par tranchée surmontée d'un oxyde de champ localisé a notamment été décrite dans un article IEDM de 1982, pages 237 à 240, intitulé "Deep Trench Isolated CMOS Devices".

Cette technique d'isolation permet d'atteindre de grandes profondeurs d'isolation (plusieurs micro-mètres) entre

les différents composants du circuit intégré, tout en assurant une bonne isolation en surface et tout en évitant la mise en court-circuit des transistors à canal n et des transistors à canal p, phénomène connu sous Le nom de "latch up". Malheureusement, dans une teLle technique d'isoLation, se pose le problème d'une inversion de conductivité électrique sur les flancs des tranchées d'isolement et donc de la formation de canaux parasites Lorsque l'extrémité des canaux des transistors touchent les tranchées ^' , là où les grilles des transistors passent sur les tranchées. Ce problème de canaux parasites est en particulier décrit dans un article IEDM de 1983, pages 23 à 26 intitulé "Characterization and Modeling of the Trench Surface Inversion Problem for the Trench Isolated CMOS Technology" de Kit M. CHAM et al. ; il nécessite d'éloigner Les transistors des tranchées d'isolement et plus spécialement les transistors à canal n de ces circuits, en réalisant-une région d'oxyde de champ entre les tranchées et les transistors à l'endroit où la grille de ces transistors passe, -sur l'isolation latérale correspondante de ces transistors, limitant ainsi la densité d'intégration de ces circuits.

Par ailleurs, le positionnement des tranchées d'isolement entre les régions n et les régions p du substrat dans lesquelles seront réalisés respectivement les transistors à canal p et les transistors à canal n du circuit intégré nécessite l'utilisation de plusieurs masques de lithographie, un masque pour définir l'emplacement des régions n et un masque pour définir l'emplacement des régions p ; difficiles à positionner l'un par rapport à l'autre et limitant encore la densité d'intégration des circuits CMOS. La présente invention a justement pour objet un procédé de fabrication de zones d'isolation électrique dans un circuit intégré CMOS permettant de remédier aux différents inconvénients donnés ci-dessus.

En particulier, le circuit intégré obtenu selon l'invention, utilisant la technique d'isolation par tranchées

d'isolement, présente une densité d'intégration nettement plus élevée que celle des circuits CMOS de L'art antérieur. En outre, ce circuit ne présente pas d'inversion de conductivité électrique sur Les flancs des tranchées, et, donc de canaux parasites. De façon plus précise, l'invention a pour objet un procédé de fabrication de zones d'isolation électrique servant à isoler Les régions n des régions p d'un circuit intégré CMOS formées dans un substrat en silicium, caractérisé en ce qu'il comprend Les étapes suivantes : (a) réalisation d'un premier masque à La surface du substrat, comportant des premiers motifs masquant au moins en partie Les régions p,

(b) réalisation d'un second masque à La surface du substrat, comportant des seconds motifs masquant au moins en partie les régions n, le second masque pouvant être gravé sélectivement par rapport au premier masque,- Les premier et second motifs étant disjoints et définissant entre eux l'emplacement et La largeur des tranches d'isolement électrique à réaliser entre les régions n et Les régions p, (c) gravure des régions du substrat non masquées pour former Lεsdites tranchées,

(d) gravure anisotrope du substrat et simultanément gravure isotrope des motifs du premier masque pour former, dans la partie supérieure des tranchées,des flancs inclinés au contact des régions p, la section des tranchées allant en s'élargissant vers La surface supérieure du substrat.

Par "substrat" il faut comprendre un substrat massif ou une couche épitaxiée sur un substrat massif.

L'utilisation d'une tranchée d'isolement comportant des flancs dissymétriques permet en particulier un surdopage des flancs des tranchées au contact des régions p permettant ainsi de placer les transistors à canal n du circuit au contact des tranchées et en particulier Les zones actives n+ de ces transistors. Ceci permet de diminuer notablement la distance entre Les régions n et p et donc d'augmenter La densité

d'intégration du circuit.

En effet, ce surdopage permet d'éviter toute inversion de conductivité électrique sur les flancs des tranchées d'isolement et en particulier du côté des transistors à canal n. Selon un mode préféré de mise en oeuvre de L'invention,

Le procédé de fabrication comprend Les étapes suivantes : a') réalisation d'un masque sur la surface supérieure du substrat comportant des motifs masquant les régions n ou p, b') dépôt sur le substrat et Le masque d'une couche d'un premier matériau qui peut être gravé sélectivement par rapport à un second matériau et au masque, cette couche présentant des parties en surolomb sur Les motifs dudit masque, c') dépôt d'une couche de second matériau au-dessus de La couche de premier matériau, d') gravure anisotrope de La couche de second matériau jusqu'à mise à nu des parties en surplomb de la couche de premier matériau, e') élimination des régions de la couche de premier matériau mises à nu lors de l'étape d', f) gravure des régions du substrat mises à nu lors de l'étape précédente afin de former des tranchées, g') gravure isotope du matériau situé au-dessus des régions p et gravure anisotrope du substrat pour former dans la partie supérieure des tranchées des flancs inclinés situés au contact des régions p, la section des tranchées allant en s'élargissant vers la surface supérieure du substrat, h') remplissage des tranchées par un matériau de remplissage.

Ce mode de mise en oeuvre permet un autopositionnement des masques lithographiques conduisant à une simplification du procédé ainsi qu'à un accroissement supplémentaire de La densité d'intégration du circuit.

De préférence. Le second matériau est de la résine et Les motifs du masque masquent les régions p du circuit intégré. Le procédé selon l'invention s'applique aussi bien pour

une technologie utilisant des caissons de type p, des caissons de type n ou des doubles caissons n et p.

Lors de l'utilisation de caissons n, en particulier dans un substrat de type p, on effectue une implantation d'ions de type n entre les étapes a'et b' pour former les régions n, en utilisant Le masque réalisé Lors de L'étape a'.

Lors de L'utilisation de caissons p, en particulier dans un substrat de type n, on effectue, entre les étapes g ¹ et h', une implantation d'ions de type p, en utilisant la première couche de matériau gravée au cours de L'étape e' du procédé comme masque.

Dans Le cas d'une technologie à doubles caissons, les deux implantations ci-dessus doivent bien entendu être réalisées.

Pour améliorer la planéité de La surface supérieure de la seconde couche de résine, notamment dans le cas de caissons de grandes dimensions, il est avantageux de réaliser -un second masque de Lithographie complémentaire ou précédent, définissant les dimensions et emplacements des régions p.

^' Toutefois, ce second masque, formé juste avant de déposer La seconde couche de résine et gravé simultanément à cette couche de résine lors de l'étape d, n'a pas besoin d'un positionnement précis à l'inverse des procédés de l'art antérieur. En effet, le masque d'implantation des régions p est constitué par ce qui reste de résine (second masque + couche de résine) après l'étape d. Ceci permet un autopositionnement des tranchées d'isolement par rapport aux régions p du circuit intégré, autopositionnement qui n'est pas possible avec Les procédés de L'art antérieur.

Afin de faire diffuser les ions de type n et/ou de type P implantés dans Le substrat, on effectue au moins un recuit thermique de La structure.

La gravure simultanée du masque des régions p et du substrat pour former Les flancs inclinés est notamment décrite dans un article paru dans le Journal of Electrochemical Society d'août 1986, intitulé "Tapered SiO Etch in Diode-Type Reactive 2

Ion Etching" pp 1666-1670.

De façon avantageuse, on effectue avant l'étape a le dépôt sur le substrat d'au moins une couche protectrice puis L'élimination des régions de cette couche protectrice mises à nu lors de L'étaoe e', entre les étapes e' et f' . Cette couche protectrice gravée peut être utilisée en particulier comme masque pour réaliser un oxyde de champ localisé, auto-positionné par rapport aux tranchées d'isolement au-dessus desquelles il est réalisé. D'autres caractéristiques et avantages de l'invention ressortiront mieux de La description qui va suivre, donnée à titre illustratif et non limitatif, en référence aux figures 1 à 8 annexées représentant schématiquement, en coupe longitudinale. Les différentes étapes du procédé de fabrication d'un circuit intégré CMOS conforme à L'invention et aux figures 9 . et 10 illustrant une ^~ vaπ ^" ante ^~ de ^~ ce- procédé. ^~

La description qui va suivre est relative à la fabrication de zones d'isolation électrique d'un circuit CMOS à double caisson n et -p, réalisé sur un substrat semiconducteur de type p.

Bien entendu le procédé de l'invention est d'application beaucoup plus générale, comme on l'a vu précédemment.

Comme représenté sur les figures 1 à 8, le substrat en silicium monocristallin sur lequel va être réalisé le circuit intégré et ses zones d'isolation, comprend une zone 2a de type p+

16 3 comportant au moins 10 atomes par cm d'ions de bore à partir de laquelle, une couche 2b de type p a été épitaxiée. Dans cette couche 2b seront réalisés ultérieurement Les transistors à canal n et à canal p du circuit.

La concentration d'impuretés de type p dans le substrat, plus élevée en profondeur (zone 2a) qu'en surface (zone 2b) permet d'éviter selon un procédé bien connu le verrouillage (latch up) de la structure n+pnp+ réalisée par les sources n+ et p+ des transistors à canal n et à canal p, la couche p et le

caisson n.

Sur la surface 3 de La couche 2b on forme éventuellement une couche isolante 4 de préférence en oxyde de silicium (SiO ). Cette couche 4 peut être formée par oxydation thermique de La couche 2b en silicium à une température de l'ordre de 900°C. Cette couche 4 présente une épaisseur de 20 nm environ.

Sur cette couche d'oxyde 4, on dépose ensuite une autre couche d'isolant 6 de préférence en nitrύre de silicium (Si N )

3 4 qui sert de couche de protection des caissons n et p ainsi que pour La Localisation de l'oxyde de champ réalisé ultérieurement.

Cette couche 6 présente une épaisseur d'environ 80 nm et peut être obtenue par un dépôt chimique en phase vapeur (CVD ou

LPCVD). La couche d'oxyde de silicium 4 sert de couche de soutien à cette couche de hitrure -de siLiciu 6.-

L'étape suivante du procédé consiste à réaliser un premier masque de Lithographie 8 définissant Les dimensions et l'emplacement des régions ou caissons n dans lesquelles seront réalisés ultérieurement les transistors à canal p du circuit CMOS ; ce masque 8 représentant l'image des régions n comporte des motifs 8a qui permettent de ne masquer que les régions du substrat dans lesquelles seront réalisées Les régions p.

Ce masque de Lithographie 8 peut être un masque tricouche constitué. d'une première couche de résine de 4000 nm, recouverte d'une couche de SiO de 150 nm, déposée par dépôt- chimique en phase vapeur assisté plasma (PECVD), elle même surmontée d'une seconde couche de résine novolaque de 1200 nm.

La première couche de résine est réalisée en une résine telle que celles généralement utilisées en photolithographie ; son dépôt est suivi d'une cuisson à 250°C pendant 15 minutes afin d'obtenir un bon étalement de cette couche de résine.

Les motifs du masque tricouche 8 sont réalisés de façon connue en réalisant dans la seconde couche de résine un masque formé par photolithographie, puis en soumettant l'empilement des

couches sous-jacentes de SiO et de résine à une gravure

2 anisotrope du type ionique réactive, utilisant comme agent d'attaque du CHF puis de L'oxygène pour graver successivement La couche de SiO et la première couche de résine. 2 A l'aide de ce masque 8, on effectue ensuite une implantation 10 d'ions de type n en vue de former des régions 12 ou caissons n dans lesquels seront réalisés ultérieurement Les transistors à canal p. Cette implantation ionique peut être

13 réalisée avec des ions de phosphore à une dose de 1.10 2 atomes/cm , avec une énergie de 200 keV.

L'étape suivante du procédé, comme représenté sur la figure 2, consiste à déposer une couche 14 en un matériau qui peut être gravé sélectivement par rapport au masque 8 et par rapport aux résines généralement utilisées en photolithographie. En particulier, cette couche 14 est réalisée en oxyde de si licium- = (SiO ) et est déposée par une technique de dépôt isotrope tel qu'un dépôt chimique en phase vapeur assisté plasma, à une température de L'ordre de 200°C. Cette couche d'oxyde -14 présente une épaisseur de 500 nm environ. En outre, ^" compte tenu de La présence du masque tricouche 8, cette couche 14 comporte des parties en surplomb 14a en regard des caissons p.

Cette couche d'oxyde 14, après gravure, servira de masque pour graver Les tranchées d'isolement dans Le substrat.

L'étape suivante du procédé consiste à former un second masque 15 en résine définissant les dimensions et le positionnement des régions ou caisson p à réaliser. Ce second masque 15 qui peut être décalé par rapport au premier masque 8 (voir figure 2) sert essentiellement à combler les parties en creux telles que les parties en creux 14b de La structure afin d'obtenir ultérieurement, juste avant l'étape de gravure de la couche 14 de SiO (figure 3), une structure parfaitement plane.

Cet apport de résine dans les parties 14b se justifie compte tenu de la largeur éventuellement élevée (de l'ordre de 300 micromètres) des caissons n. Sur La structure obtenue, on dépose ensuite une couche

de résine 16 telle que celle utilisée classiquement en photolithographie, présentant une épaisseur de 4000 nm. Après dépôt de cette couche 16 on effectue une cuisson à 250°C pendant un quart d'heure environ afin d'obtenir un bon étalement de cette couche de résine.

On effectue ensuite une gravure de la couche de résine

16 et du masque 15 jusqu'à élimination totale de La résine située au-dessus de La région en surplomb 14a de la couche d'oxyde.

Cette gravure est réalisée en utilisant un plasma d'oxygène. La structure obtenue est celle représentée sur la figure 3.

La couche de résine 16 et Le masque en résine 15 ainsi gravé constitueront ultérieurement le masque d'implantation des ions de type p pour former les caissons du circuit intégré.

L'étape suivante du procédé consiste à graver La couche d'oxyde de silicium 14 afin d'éliminer les régions de cette couche non masquées par Le restant de la couche de- résine 16 et le restant du masque 15, et en particulier les régions en surplomb 14a et les flancs- isolants 17 du masque 8. Cette gravure est une gravure pleine plaque du type ionique réactive utilisant du CHF comme agent d'attaque. La structure obtenue est celle représentée sur la figure 4.

On effectue ensuite une gravure de La couche de m ^' trure de silicium 6 puis de La couche d'oxyde de silicium 4 en vue d'éliminer Les régions de ces couches mises à nu Lors de L'étape précédente, non recouvertes de La résine 16 et du masque 15 gravés ainsi que du masque 8. Les gravures utilisées sont des gravures ioniques réactives utilisant comme agent d'attaque du

CHF . 3

On effectue ensuite, comme représenté sur la figure 4, une gravure des régions du substrat mises à nu lors de L'étape précédente afin de former les tranchées d'isolement 18. La gravure du substrat est réalisée sur une profondeur de L'ordre de 5000 nm par un procédé de gravure ionique réactive sélectif par rapport à La résine de La couche 16 et du masque 15 ainsi que par rapport au masque 8. A cet effet, on utilise comme agent

d'attaque de L'hexa luorure de soufre ⁽ SF ).

6 Conformément à L'invention, La largeur minimale l des tranchées 18 est égale à l'épaisseur e de la couche d'oxyde de silicium 14, (figure 2), déposée de façon isotrope et donc voisine de 500 nm.

Le procédé selon l'invention permet donc la réalisation de tranchées d'isolement 18 submicroniques contrairement au procédé actuellement connu d'isolation par tranchées. L'obtention de tranchées submicroniques permet d'augmenter de façon considérable la densité d'intégration du circuit intégré.

L'étape suivante du procédé consiste à former comme représenté sur la figure 5, dans la partie supérieure 18a des tranchées 18 des flancs dissymétriques ; les flancs 20 au contact des régions p sont inclinés par rapport à La surface 3 de la couche en silicium 2b, alors que les flancs 22 au contact des -régions n sont perpendiculaires à La surface 3 de la couche 2b. Les flancs 20 sont inclinés de façon que la section des tranchées est maximum au niveau de la surface 3 du substrat.

Pour former ces flancs inclinés 20, on effectue une gravure anisotrope des couches 4, 6 et de la partie supérieure 18a du substrat en consommant La résine 16 et 15 ainsi que le masque 8 de façon isotrope. Cette gravure est par exemple une gravure ionique réactive utilisant comme .agent d'attaque un mélange d'oxygène et de CHF , comme décrit dans le document Electrochemical cité ci-dessus.

Ensuite, on élimine le restant de La couche de résine 15 et le restant du masque 8 non consommés lors de L'attaque précédente par dissolution dans de l'acide nitrique. La structure obtenue est alors celle représentée sur la figure 6. On effectue ensuite une implantation d'ions 26 de type p afin de former les caissons p portant la référence 28 dans lesquels seront réalisés ultérieurement les transistors à canal n. Cette implantation 26 peut être réalisée avec des ions de bore

12 2 à une dose de 2,5.10 atomes/cm et une énergie de 60 keV. On effectue alors un recuit de La structure à 1175°C pendant 5

heures environ afin de faire diffuser dans le substrat, et plus précisément dans la couche 2b, Les ions de bore implantés ainsi

. que les ions de phosphore implantés auparavant. Les caissons n ainsi diffusés portent la référence 12a. L'étape suivante du procédé consiste à effectuer un surdopage des flancs inclinés 20 adjacents aux caissons p 28 en vue d'éviter l'inversion de conductivité électrique sur Les flancs des tranchées d'isolement 18 et donc la formation de canaux parasites. Ce surdopage peut être réalisé par une

13 2 0 _, implantation 30 de BF à une dose de 5.10 atomes/cm et une énergie de 40 keV ; il porte la référence 31 sur La figure 7.

On élimine ensuite le restant de la couche d'oxyde de silicium 14 par une gravure chimique humide en utilisant un mélange d'acide fluorhydrique et de fluorure d'ammonium. 5 On effectue alors une oxydation thermique de la structure, en atmosphère d'oxygène à une température de L'ordre de 900°C. Cette oxydation permet d'obtenir un film d'oxyde 32 d'environ 100 nm recouvrant en particulier les flancs et le fond de la tranchée 18 et accessoirement la couche de nitrure de 0 silicium 6. Cette oxydation thermique permet d'améliorer L'isolation électrique par tranchée d'isolement.

On effectue alors Le remplissage de La tranchée par un matériau 34 constitué par du silicium polycristallin ou un siliciure ( Si par exemple). Ce remplissage est réalisé par un 5 dépôt isotrope et notamment par La technique de dépôt chimique en phase vapeur (CVD ou LPCVD) de manière à remplir complètement Les tranchées 18.

Après ce remplissage des tranchées 18, on élimine

L'excédent de matériau de re plisage 34 se trouvant hors des _Q tranchées 18 de façon à ne laisser du matériau 34 qu'à

L'intérieur des tranchées 18, comme représenté sur La figure 8.

Cette élimination est réalisée par une gravure sèche pLeine plaque du type ionique réactive avec du CCI , attaque sélective

4 par rapport à La couche de nitrure de silicium 6. 5 On réalise ensuite l'oxyde de champ Localisé 36, de

façon classique, en protégeant les régions actives Ctransistors) du circuit à réaliser, en éliminant Les zones de La couche de nitrure 6 non masquées, en oxydant thermiquement à 900°C Le matériau de remplissage 34 des tranchées ainsi que le substrat 2b en silicium dans les régions qui ne sont plus recouvertes de nitrure de silicium, la couche de nitrure de silicium 6 gravée servant à La Localisation de cet oxyde de champ 36. L'épaisseur de cet oxyde est voisine de 600 nm.

Enfin, on élimine la couche de nitrure de silicium 6, par exemple par une gravure chimique à l'aide de l'acide orthophosphorique. La structure finale du circuit CMOS est celle représentée sur La figure 8.

Grâce au procédé de L'invention, L'oxyde de champ localisé 36 est autopositionné par rapport aux tranchées d'isolement 18. Ceci contribue à augmenter de façon notable la densité d'intégration des circuits intégrés CMOS.

Les transistors à canal n et les transistors à canal p du circuit CMOS peuvent alors être réalisés de façon classique respectivement dans Les caissons p 28 et n 12a. La description ci-dessus concernait une mise en oeuvre de l'invention dans laquelle les masques 8 et 15 sont complémentaires et auto-positionnés, la position des motifs 8a du masque 8 fixant celle des motifs du masque 15. IL est toutefois possible d'utiliser des masques non auto-positionnés pour la mise en oeuvre du procédé de l'invention ; ceci est schématisé sur les figures 9 et 10.

Après réalisation de façon connue des caissons n 12a et p 28 par implantation d'ions respectivement de phosphore et de bore dans le substrat 2b en silicium puis recuit d'implantation, on dépose successivement la couche 4 d'oxyde de silicium et la couche 6 de nitrure de silicium.

On dépose alors une couche 37 de 0,8 micromètre d'épaisseur sur la couche 6 en un matériau résistant à une gravure de silicium et de résine et en particulier en siliciure tel que PtSi, CoSi ou en SiO . Pour une couche 37 en SiO le

2 2 2

dépôt est effectué par LPCVD (dépôt chimique en phase vapeur à basse pression) .

On forme alors par les procédés classiques de photolithographie un masque 39, dont les motifs 39a masquent les caissons ou régions n 12a, puis on élimine les régions non masquées de la couche 37, comme schématisé sur la figure 9. Pour une couche 37 en SiO la gravure est une gravure ionique réactive

2 utilisant du CHF comme agent d'attaque. On obtient ainsi des

3 motifs 37a masquant les régions 12a. Après élimination du masque de résine 39 avec un plasma d'O , on réalise un second masque de lithographie 38 dont les motifs 38a masquent en partie les régions 28 de type p. Ce masque 38 est de même nature que le masque 8 utilisé précédemment (figures 1-5) ; il joue le même rôle que ce dernier et est réalisé de La même façon. Les motifs 37a du premier masque et ceux 38a, du second ^" motif ^" sont ^" alternés et les espaces 41 situés entre deux motifs 37a et 38a définissent l'emplacement et la largeur des tranchées d'isolement à réaliser.

On effectue ensuite une gravure.des régions du substrat non recouvertes des motifs 37a et 38a afin de former Les tranchées d'isolement, comme indiqué précédemment (figure 4). La suite du procédé est identique à celle décrite ci-dessus en référence aux figures 5 à 8.