Auf Grund der fortschreitenden Integration in integrierten Halbleiterschaltungen sind mittlerweile Strukturgrößen unter- halb von 170 nm erforderlich. Insbesondere für eine Fotoli- thografie derartiger Strukturen unterhalb von 170 nm ist eine planare Oberfläche der Wafer zwingend erforderlich. Insbeson- dere bei sogenannten DRAM-Speicherschaltungen geht ein Litho- grafie-Prozessfenster beispielsweise für das Ausbilden der aktiven Gebiete mit ihren tiefen Grabenkondensatoren sowie verwandten Produkten gegen Null. Da auf Grund der immer klei- ner werdenden Strukturen der Lithografie eine erforderliche Erhöhung der Auflösung mit einer geringer werdenden Tiefen- schärfe einhergeht, verstärken zusätzliche Unebenheiten der Scheiben-bzw. Waferoberfläche diese Problematik. Zur fest definierten und sauberen Ausbildung von entsprechenden Struk- turen in einem Substrat müssen daher Unebenheiten der Wafer- scheiben beseitigt werden oder dünnere Lackschichten verwen- det werden.

Figur 1 zeigt eine vereinfachte Schnittansicht einer herkömm- lichen Foto-Resistsoftmaske zur Realisierung beispielsweise einer flachen Grabenisolierung (STI, shallow trench isolat- on) in einer DRAM-Zelle.

Gemäß Figur 1 sind in einem Halbleitersubstrat 10 eine Viel- zahl von Grabenkondensatoren 20 ausgebildet, die in einem oberen Bereich einen Isolationskragen bzw. Collar 21 aufwei- sen und in einem unteren Bereich ein Dielektrikum 22 besit- zen, welches als Kondensatordielektrikum wirkt. Grabenkonden- satoren besitzen in ihrem Inneren beispielsweise eine Polysi- liziumfüllung 23, die als Elektrode des Grabenkondensators 20 wirkt. Eine nicht dargestellte Gegenelektrode befindet sich hierbei im unteren Bereich des Grabenkondensators 20 im Halb- leitersubstrat 10, wodurch ein Kondensator mit ausreichender Ladungshaltekapazität geschaffen wird.

Zur Isolation der in Figur 1 dargestellten benachbarten Gra- benkondensatoren und gleichzeitig der später formierten Tran- sistoren ist eine flache Grabenisolierung (STI, shallow trench isolation) erforderlich, bei der vorzugsweise bis zum Isolationskragen 21 das Halbleitersubstrat 10 bzw. das Poly- silizium-Füllmaterial 23 entfernt und mit Isoliermaterial aufgefüllt wird. Beim vorausgehenden Ausbilden der Grabenkon- densatoren 20 entsteht jedoch eine stark topologiehaltige Oberfläche, die insbesondere durch das Fehlen von Schichtbe- reichen der Padschicht 11 oberhalb der Grabenkondensatoren 20 hervorgerufen wird. Die Padschicht 11 besteht hierbei vor- zugsweise aus Si3N4. Zur Ausnivellierung dieser topologiehal- tigen Oberfläche wird bei der herkömmlichen Foto- Resistsoftmaske gemäß Figur 1 eine organische Antireflexions- schicht 3'an der Oberfläche aufgebracht, wodurch sich eine verbesserte (planare) Oberfläche ergibt. Anschließend wird ein Foto-Resist 4 aufgeschleudert, mittels herkömmlicher fo- tolithografischer Verfahren belichtet und entwickelt, wodurch man die in Figur 1 dargestellte Maske erhält. Nachteilig bei einem derartigen herkömmlichen Verfahren zur Herstellung ei-

ner planaren Maske ist jedoch die ungenügende Planarität der organischen Antireflexionsschicht 3', die eine relativ dicke Fotolackschicht 4 erfordert. Das Lithografie-Prozessfenster wird dadurch verringert, weshalb ein nachfolgendes exaktes Ausbilden von fest definierten flachen Grabenisolierungen (STI) erschwert wird. Ferner besitzt dieses Verfahren den Nachteil, dass bei einer späteren ITM-Ätzung der organischen Antireflexionsschicht 3 und der Padschicht 11 ein hoher Lackverbrauch auftritt. Bei einer zu dünnen Lackmaske bzw. einem zu dünnen Foto-Resist 4 kann dies zur Anätzung von ak- tiven Gebieten an den Seitenwänden im Halbleitersubstrat 10 führen, wodurch sich die Ausbeute wesentlich verringert.

Figuren 2 und 3 zeigen vereinfachte Schnittansichten einer herkömmlichen BSG-Hartmaske mit einer organischen und einer anorganischen Antireflexionsschicht. Gleiche Bezugszeichen bezeichnen hierbei wiederum gleiche oder ähnliche Schichten, weshalb auf eine wiederholte Beschreibung nachfolgend ver- zichtet wird.

Gemäß Figuren 2 und 3 werden die topologiehaltigen Oberflä- chen des Halbleitersubstrats 10 mit seinen Grabenkondensato- ren 20 unter Verwendung von sogenannten Hartmasken ausgegli- chen. Hierbei wird auf die Padschicht 11 bzw. die dazwischen liegenden Vertiefungen eine Hartmaskenschicht 5 aus bei- spielsweise Borsilikatglas (BSG) ausgebildet, wodurch sich eine nahezu planare Oberfläche ergibt. Gemäß Figur 2 kann diese nahezu planare Oberfläche durch Abscheiden einer orga- nischen Antireflexionsschicht 3 weiter nivelliert werden oder lediglich mit einer anorganischen Antireflexionsschicht 3 gemäß Figur 3 beschichtet werden. Abschließend wird auf der organischen Antireflexionsschicht 3 oder der anorganischen Antireflexionsschicht 3 wiederum ein Fotolack bzw. Foto-

Resist 4 aufgeschleudert, belichtet und entwickelt, wodurch man die in Figur 2 bzw. Figur 3 dargestellte Maske erhält.

Nachteilig ist jedoch auch bei einer derartigen BSG- Hartmaske, dass die vorhandenen Topologien der Oberflache zwar in abgeschwächter Form aber immer noch vorhanden sind.

Da auch in diesem Fall die Antireflexionsschicht 3 bzw. 3 aus optischen Gründen (Vermeidung von störenden Reflexionen) für die Lithografie zwingend notwendig ist, ergeben sich je- doch wiederum die Nachteile von viel zu schmalen Ätzprozess- fenstern. Insbesondere bei Verwendung der organischen Antire- flexionsschicht 3'gemäß Figur 2 wird der Vorteil eines ent- spannten Lackbudgets wiederum durch den Nachteil der organi- schen Antireflexionsschicht zunichte gemacht. Insbesondere bei Strukturgrößen unterhalb von 170 nm ermöglichen derartige herkömmliche planare Masken nur eine unzureichend scharfe bzw. exakte Abdeckung der zu ätzenden Bereiche.

Der Erfindung liegt daher die Aufgabe zu Grunde, ein Verfah- ren zur Herstellung einer planaren Maske auf topologiehalti- gen Oberflächen zu schaffen, die eine höhere Genauigkeit und damit größere Ausbeute bei sehr kleinen Strukturgrößen ermög- licht.

Diese Aufgabe wird durch die Maßnahmen des Patentanspruchs 1 gelöst.

Insbesondere durch ein selektives Auffüllen von Vertiefungen in der topologiehaltigen Oberfläche und dem anschließenden Ausbilden einer konformen Maskenschicht und einer Antirefle- xionsschicht erhält man eine vollständig planare Maske, die beliebig dick ausgebildet werden kann, wodurch man sowohl ein größeres Lithografie-als auch ein größeres Ätzprozess-Fen- ster erhält.

Vorzugsweise wird für das Auffüllen der Vertiefungen ein se- lektives Oxidationsverfahren zum Abscheiden von Siliziumdi- oxid nur innerhalb der Vertiefungen verwendet. Auf diese Wei- se erhält man unter Verwendung einer Padschicht einen beson- ders einfachen und kostengünstigen Herstellungsprozess.

Vorzugsweise wird als Antireflexionsschicht eine anorganische und/oder organische Antireflexionsschicht verwendet, wodurch man eine homogene Dicke sowohl über einem stark topologiehal- tigen Zellfeld als auch in einem Randbereich mit größeren Strukturen erhält.

In den Unteransprüchen sind weitere vorteilhafte Ausgestal- tungen der Erfindung gekennzeichnet.

Die Erfindung wird nachstehend anhand eines Ausführungsbei- spiels unter Bezugnahme auf die Zeichnung näher beschrieben.

Es zeigen : Figur 1 eine vereinfachte Schnittansicht einer herkömmlichen Foto-Resistsoftmaske ; Figur 2 eine vereinfachte Schnittansicht einer herkömmlichen BSG-Hartmaske mit organi- scher Antireflexionsschicht ; Figur 3 eine vereinfachte Schnittansicht einer herkömmlichen BSG-Hartmaske mit anorgani- scher Antireflexionsschicht ;

Figuren 4A bis 4F vereinfachte Schnittansichten zur Veran- schaulichung der jeweiligen Verfahrens- schritte zur Herstellung einer planaren Maske gemäß der vorliegenden Erfindung ; und Figuren 5A bis 5C vereinfachte Schnittansichten zur Veran- schaulichung der Verfahrensschritte zur Herstellung einer flachen Grabenisolie- rung in DRAM-Zellen mit der in Figuren 4A bis 4F hergestellten Maske.

Figuren 4A bis 4F zeigen vereinfachte Schnittansichten zur Darstellung von jeweiligen Verfahrensschritten zur Herstel- lung einer planaren Maske gemäß der vorliegenden Erfindung, wobei gleiche Bezugszeichen gleiche oder ähnliche Elemente bzw. Schichten bezeichnen wie in Figuren 1 bis 3 und zur Ver- meidung von Wiederholungen auf eine detaillierte Beschreibung nachfolgend verzichtet wird.

Das Verfahren zur Herstellung einer erfindungsgemäßen plana- ren Maske auf topologiehaltigen Oberflächen wird gemäß Figu- ren 4A bis 4F wiederum anhand einer DRAM-Speicherschaltung beispielhaft beschrieben. Die Erfindung ist jedoch nicht dar- auf beschränkt und umfasst vielmehr alle weiteren Herstel- lungsverfahren zur Realisierung einer planaren Maske auf to- pologiehaltigen Oberflächen wie z. B. in Bipolarschaltungen, eingebetteten Schaltungen usw.

Gemäß Figur 4A befinden sich in einem Halbleitersubstrat 10 eine Vielzahl von Grabenkondensatoren 20, die als tiefe Grä- ben im Halbleitersubstrat 10 ausgebildet sind. Zur Verhinde- rung von Leckströmen bzw. zur Isolierung besitzen diese Gra-

benkondensatoren 20 in ihrem oberen Bereich Isolationskrägen 21 bzw. Collars. Die Grabenkondensatoren 20 sind hierbei in ihrem Inneren mit einem leitenden Füllmaterial 23 aufgefüllt, das beispielsweise aus dotiertem Polysilizium besteht und als Elektrode für den Grabenkondensator 20 dient. An den Wänden der Grabenkondensatoren 20 befindet sich zur Isolierung vom Halbleitersubstrat 10 eine Dielektrikumschicht 22, die im We- sentlichen ein Speicherdielektrikum darstellt. Eine nicht dargestellte weitere Elektrode befindet sich in einem unteren Bereich des Grabenkondensators 20 innerhalb des Halbleiter- substrats 10, wodurch eine Gegenelektrode zum Füllmaterial 23 realisiert wird. Beim Ausbilden dieser Grabenkondensatoren 20 entstehen an der Oberfläche Vertiefungen V, die beispielswei- se in einer Padschicht 11 und dem Halbleitersubstrat 10 aus- gebildet sind. Die Padschicht 11 besteht vorzugsweise aus Si3N4.

Gemäß Figur 4B wird nunmehr in einem ersten Verfahrensschritt ein selektives Auffüllen der Vertiefungen V in der topologie- haltigen Oberfläche des Halbleitersubstrats 10 bzw. des Wa- fers durchgeführt. Vorzugsweise wird dieses selektive Auffül- len der Vertiefungen V durch ein selektives Oxidationsverfah- ren realisiert, wie es beispielsweise aus der Druckschrift W098/03992 bekannt ist. Bei diesem sogenannten SELOX-Verfah- ren wird selektiv zur Padschicht 11 nur in den Vertiefungen V ein Oxid l (z. B.- SiO2) abgeschieden, bis die Höhe der Padschicht 11 erreicht ist. Auf diese Weise erhält man eine nahezu vollständige planare Oberfläche.

Gemäß Figur 4C wird in einem nachfolgenden Schritt eine kon- forme Maskenschicht 2 ganzflächig an der Oberfläche des Halb- leitersubstrats 10 bzw. des Wafers abgeschieden. Vorzugsweise verwendet man für diese Maskenschicht 2 eine aus Silizium-

Oxid bestehende Hartmaskenschicht. Anschließend wird an der Oberfläche der Hartmaskenschicht 2 eine Antireflexionsschicht 3 ganzflächig ausgebildet. Die Antireflexionsschicht 3 kann hierbei entweder aus einer anorganischen Antireflexions- schicht wie z. B. SixOyN (i-x-y) bestehen oder eine organische Lackschicht wie z. B. DUV30 aufweisen.

Im Gegensatz zum Stand der Technik gemäß Figuren 1 und 2 ist bei Verwendung einer organischen Antireflexionsschicht 3 ihre Schichtdicke in allen Bereichen des Wafers gleich groß, da sie nicht zur Ausnivellierung von Unebenheiten missbraucht wird. Die Antireflexionsschicht 3 dient somit insbesondere der Verringerung bzw. vollständigen Auslöschung von störenden Reflexionen bei einer nachfolgenden Belichtung eines Foto- lacks bzw. Foto-Resists.

Dieser Fotolack bzw. Foto-Resist 4 wird gemäß Figur 4D in ei- nem nachfolgenden Schritt ganzflächig und mit einer gegenüber dem Stand der Technik gemäß Figuren 1 bis 3 relativ geringen Schichtdicke ganzflächig auf der Antireflexionsschicht 3 aus- gebildet, belichtet und entwickelt, wodurch eine Fotomaske realisiert wird. Auf Grund der erstmals sehr geringen Schichtdicken für die Fotomaske 4 erhält man eine ausreichend scharfe Maske, weshalb Strukturgrößen auch unterhalb von 170 nm zuverlässig und mit hoher Ausbeute realisiert werden kön- nen.

Im Verfahrensschritt gemäß Figur 4E wird eine sogenannte HM- Atzung durchgeführt, bei der unter Verwendung des Fotolacks bzw. Foto-Resists 4 sowohl die Antireflexionsschicht 3 als auch die Maskenschicht 2 bis zum SELOX-Oxid 1 und der Padschicht 11 entfernt wird.

Gemäß Figur 4F werden in einem nachfolgenden Verfahrens- schritt (resist strip) der Foto-Resist 4 sowie die Antirefle- xionsschicht 3 vollständig entfernt und eine sogenannte ITM- Ätzung bis in das Halbleitersubstrat 10 durchgeführt. Hierbei wird sowohl das SELOX-Oxid 1 als auch die freiliegende Padschicht 11 vollständig entfernt und das Halbleitersubstrat 10 bzw. das Polysilizium-Füllmaterial 23 der Grabenkondensa- toren 20 leicht angeätzt.

Gemäß dem vorstehend beschriebenen Herstellungsverfahren er- hält man somit eine vollständige Planarisierung durch das SELOX-Oxid 1 und die konforme Hartmaske 2, welche eine dünne planare organische ARC-Schicht ergibt, die in diesem Fall nur die Funktion einer Antireflexionsschicht haben muss. Aufgrund dieser verbesserten Planarität wird ein größeres Lithogra- phie-Prozessfenster erreicht. Gleichzeitig ermöglicht die Verwendung dünnerer organischer ARC-Schichten einen geringe- ren Lackverbrauch während der Ätzung und damit ein verbesser- tes Ätzprozessfenster. Auf diese Weise können dünnere Foto- lackdicken ermöglicht werden, wodurch wiederum Strukturbrei- ten unterhalb von 170 nm mit großer Präzision und hoher Aus- beute realisiert werden können.

Alternativ kann beim vorstehend beschriebenen Verfahren das Entfernen des Foto-Resists 4 entfallen und die Verfahrens- schritte gemäß Figuren 4E und 4F in einem gemeinsamen Ätz- schritt durchgeführt werden.

Figuren 5A bis 5C zeigen vereinfachte Schnittansichten zur Darstellung von Verfahrensschritten zur Herstellung einer flachen Grabenisolierung in DRAM-Zellen. Gleiche Bezugszei- chen bezeichnen hierbei wiederum gleiche Elemente oder

Schichten wie in den Figuren 1 bis 4, weshalb auf eine wie- derholte Beschreibung nachfolgend verzichtet wird.

Gemäß Figur 5A wird unter Verwendung der in den Figuren 4A bis 4F hergestellten planaren Maske mittels einer sogenannten IT-Ätzung eine flache Grabenisolierung (STI, shallow trench isolation) im Halbleitersubstrat 10 derart ausgebildet, dass eine Vertiefung bis zu den Isolationskrägen 21 der Grabenkon- densatoren 20 entsteht. Dieser in Figur 5A dargestellte Ätz- schritt kann vorzugsweise auch mit den in Figuren 4E und 4F dargestellten Ätzschritten zusammengefasst werden, wodurch sich eine weitere Vereinfachung des Prozesses ergibt. Alter- nativ können jedoch auch nur die in Figur 4F und 5A darge- stellten Ätzschritte in einem gemeinsamen Ätzschritt durchge- führt werden.

Gemäß Figur 5B wird weiter das SELOX-Oxid 1 und die ver- bleibende Hartmaskenschicht 2 vollständig entfernt und eine HDP-Si02-Schicht 6 (high density plasma) an der Oberfläche bzw. in der Vertiefung abgeschieden. Auf diese Weise werden die benachbarten Grabenkondensatoren 20 voneinander isoliert, wobei lediglich ein offener Bereich des Grabenkondensators 20 als Ladungszufuhr und-abfuhr zu einem nicht dargestellten Feldeffekt-Transistor dient. Optional kann jedoch das SELOX- Oxid 1 und die Hartmaskenschicht 2 an der Oberfläche verblei- ben.

In einem Verfahrensschritt gemäß Figur 5C wird anschließend die Oberfläche des Wafers planarisiert,. wobei vorzugsweise ein chemisch-mechanisches Polieren (CMP, chemical mechanical polishing) verwendet wird.

Auf diese Weise können insbesondere bei Herstellung von DRAM- Zellen die erforderlichen Verfahrensschritte vereinfacht und besonders kleine-Strukturgrößen realisiert werden.

Die Erfindung wurde vorstehend anhand einer planaren Maske für eine flache Grabenisolierung in DRAM-Zellen beschrieben.

Sie ist jedoch nicht darauf beschränkt und umfasst vielmehr alle weiteren Verfahren zur Herstellung einer planaren Maske auf topologiehaltigen Oberflächen, wie sie beispielsweise in Bipolarschaltungen und/oder eingebetteten Schaltungen vorkom- men können.