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Title:
METHOD OF PRODUCING A SWITCHED-CAPACITOR AMPLIFIER INSENSITIVE TO CAPACITOR RATIO AND AMPLIFIER OFFSET
Document Type and Number:
WIPO Patent Application WO/2006/042888
Kind Code:
A1
Abstract:
The invention relates to a method of producing a switched-capacitor amplifier that is insensitive to the capacitor ratio and the offset of the amplifiers. The inventive method comprises the use of four clock phases and two operational amplifiers in a switched capacitor circuit, such that, after the first two clock phases, an estimate of the error produced by capacitor decoupling is saved. Subsequently, during the two remaining clock phases, the aforementioned error is fed back in order to produce an amplification with gain independent of the capacitor ratio and the offset of the operational amplifiers. The circuit used to implement the inventive method comprises two operational amplifiers (or transconductance amplifiers) and three capacitors, one of which is used to save the error. The invention also relates to the method used to release an operational amplifier during non-consecutive clock phases and to sample and retain the input signal without increasing power consumption.

Inventors:
MUNOZ CHAVERO FERNANDO (ES)
GONZALEZ CARVAJAL RAMON (ES)
TORRALBA SILGADO ANTONIO (ES)
EL GMLI HAKIM (ES)
PALOMO VAZQUEZ BERNARDO (ES)
GOMEZ GALAN JUAN ANTONIO (ES)
Application Number:
PCT/ES2005/000538
Publication Date:
April 27, 2006
Filing Date:
October 07, 2005
Export Citation:
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Assignee:
UNIV SEVILLA (ES)
UNIV HUELVA (ES)
MUNOZ CHAVERO FERNANDO (ES)
GONZALEZ CARVAJAL RAMON (ES)
TORRALBA SILGADO ANTONIO (ES)
EL GMLI HAKIM (ES)
PALOMO VAZQUEZ BERNARDO (ES)
GOMEZ GALAN JUAN ANTONIO (ES)
International Classes:
H03H19/00; H03F1/02
Foreign References:
US6166595A2000-12-26
US4365204A1982-12-21
US4543534A1985-09-24
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Claims:
1. R E I V I N D I C A C I O N E S 1a. Método para Ia implementación de un amplificador de capacidades conmutadas insensible a Ia relación entre las capacidades y al offset de los amplificadores caracterizado por Ia utilización de cuatro fases de reloj y dos amplificadores operacionales o de transconductancia, de forma que el error debido al desapareamiento entre capacidades es almacenado en Ia segunda fase de reloj para su posterior cancelación.
2. 2a. Método para Ia implementación de un amplificador de capacidades conmutadas insensible a Ia relación entre las capacidades y al offset de los amplificadores según reivindicación.
3. , caracterizado porque el circuito está compuesto por dos amplificadores y tres capacidades donde una de las capacidades se utiliza para almacenar el error debido al desapareamiento entre capacidades de tal manera que mediante el segundo amplificador se realimenta este error cancelándose a Ia salida del amplificador. 3a. Método para Ia implementación de un amplificador de capacidades conmutadas insensible a Ia relación entre las capacidades y al offset de los amplificadores según reivindicación 2, caracterizad o por una implementación completamente diferencial del circuito que incluye, sin aumento del consumo de potencia, el circuito de muestreo y retención y una técnica de corrección del offset de los amplificadores que permite Ia liberación de uno de los amplificadores operacionales durante dos fases no consecutivas de reloj, haciendo el circuito muy atractivo para Ia implementación de convertidores analógicodigitales pipelined de bajo consumo.
Description:
MÉTODO PARA LA REALIZACIÓN DE UN AMPLIFICADOR DE CAPACIDADES CONMUTADAS INSENSIBLE A LA RELACIÓN ENTRE LAS CAPACIDADES Y AL OFFSET DE LOS AMPLIFICADORES

D E S C R I P C I Ó N

OBJETO DE LA INVENCIÓN

La presente invención se refiere a un método para Ia realización de un amplificador que, utilizando técnicas de capacidades conmutadas, es insensible a Ia relación entre las capacidades y al offset de los amplificadores operacionales. El método consiste en utilizar cuatro fases de reloj y dos amplificadores operacionales en un circuito de capacidades conmutadas, de forma que, tras las dos primeras fases de reloj se almacene una estimación del error producido por el desapareamiento entre capacidades. Posteriormente, en las dos fases de reloj restantes, se realimenta dicho error para realizar una amplificación con ganancia independiente de Ia relación entre capacidades y el offset de los amplificadores operacionales. El circuito propuesto para Ia implementación de Ia invención consta de dos amplificadores operacionales (o de transconductacia) y tres condensadores, de forma que uno de ellos se utiliza para el almacenamiento del error. El método propuesto permite liberar un amplificador operacional en fases de reloj no consecutivas y realizar el muestreo y retención de Ia señal de entrada sin aumento del consumo de potencia. La invención está relacionada con los circuitos de capacidades conmutadas, muy utilizados en Ia realización de filtros en tiempo discreto y convertidores analógicos digitales. El método encuentra aplicación en diseño de convertidores analógicos digitales basados en Ia arquitectura pipelined.

ANTECEDENTES DE LA INVENCIÓN

Una de las técnicas más habituales para realizar circuitos analógicos de procesado de señal en tecnología CMOS es mediante el uso de capacidades conmutadas. Estos circuitos se componen de condensadores, interruptores y

amplificadores operacionales o de transconductancia. Entre los posibles bloques constructivos realizables con Ia técnica de capacidades conmutadas, uno de los más populares es un amplificador de ganancia controlada de forma precisa por Ia relación entre dos capacidades. La potencia consumida por estos circuitos es directamente proporcional al tamaño de las capacidades. Sin embargo, en determinadas aplicaciones (como el diseño de convertidores analógico-digitales) donde Ia relación entre las capacidades debe ser muy precisa, el tamaño de dichas capacidades debe ser suficientemente grande como para asegurar que Ia relación entre ellas toma un valor Io más cercano posible al valor esperado.=Esta razón se ha convertido en el principal obstáculo para realizar circuitos de capacidades conmutadas de muy bajo consumo y alta precisión.

Por otro lado, el offset de los amplificadores operacionales limita Ia resolución de circuito de capacidades conmutadas, obligando a Ia utilización de costosas técnicas de cancelación del offset. En este sentido cabe citar las patentes estadounidenses 4393351 y 5880630.

En los últimos años han aparecido numerosos amplificadores de capacidades conmutadas que abordan estos problemas desde distintos enfoques. En primer lugar, se pueden destacar las técnicas de auto calibración digital, en Ia cuales se compensa digitalmente el desapareamiento entre capacidades (error en el valor esperado para Ia relación entre dos capacidades) (Shang-Yuan (Sean) Chuang, Terry L. Sculley; "A Digitally Self-Calibrating 14-bit 10MHz CMOS Pipelined A/D Converter" IEEE Journal of Solid-State Circuits. Vol37, N 6, Junio 2002). La lógica de control y las memorias necesarias para Ia aplicación de estas técnicas implican un aumento importante en el consumo y área del circuito. En segundo lugar cabe destacar las técnicas de promediado del error (Bang-Sup Song; Tompsett, M.F.; Lakshmikumar, K.R.; "A 12-bit 1-Msample/s capacitor error-averaging pipelined A/D converter" IEEE Journal of Solid-State Circuits, VoI: 23 , Iss: 6 , Diciembre 1988, Páginas: 1324 - 1333). Este tipo de técnicas sólo alivia el problema, reduciendo Ia magnitud del error sin eliminarlo. Por último, es posible realizar el amplificador de capacidades conmutadas de forma que su ganancia sea independiente a Ia relación entre las capacidades. En esta última aproximación al problema podemos englobar Ia presente invención. Estas técnicas permiten reducir el tamaño de las capacidades utilizadas y consecuentemente Ia potencia consumida.

DESCRIPCIÓN DE LA INVENCIÓN

El método que Ia invención propone consiste Ia utilización de cuatro fases de reloj y dos amplificadores operacionales (o de transconductancia) para implementar un amplificador de ganancia dos insensible a Ia relación entre capacidades. Uno de los amplificadores operacionales realiza Ia función amplificadora, mientras que el otro, además de realizar el muestreo y retención, implementa Ia técnica propuesta. La operación del circuito en las cuatro fases de reloj está dividida de Ia siguiente forma: En Ia primera fase se realiza el muestreo de Ia señal de entrada y Ia inicialización del circuito. En Ia segunda almacena (para su posterior cancelación) el error debido al desapareamiento entre capacidades y el offset de los amplificadores. En Ia tercera se vuelve a muestrear Ia señal de entrada. Y por último, en Ia cuarta fase se realiza Ia amplificación y se utilizan los errores almacenados para realizar Ia cancelación. La invención propuesta tiene Ia ventaja de no necesitar el primer amplificador operacional durante las fases impares de reloj, haciendo posible Ia utilización del amplificador para otros propósitos con el consiguiente ahorro de energía.

DESCRIPCIÓN DE LOS DIBUJOS

Para complementar Ia descripción que se está realizando y con objeto de ayudar a una mejor comprensión de las características del invento, de acuerdo con un ejemplo preferente de realización práctica del mismo, se acompaña como parte integrante de dicha descripción, un juego de dibujos en donde, con carácter ilustra¬ tivo y no limitativo, se ha representado Io siguiente: La figura 1.- Muestra el esquema del circuito de capacidades conmutadas compuesto por cuatro fases de reloj y dos amplificadores operacionales que ilustra el método propuesto.

La figura 2.- Muestra un diagrama temporal de las cuatro fases de reloj. La figura 3.- Muestra el funcionamiento del circuito de Ia figura 1 para las diferentes fases de reloj con objeto de aclarar el funcionamiento del mismo. Las diferentes figuras muestran Ia configuración del circuito para cada una de las fases de reloj considerando es estado de conmutación de cada uno de los interruptores. La figura 4.- Muestra una posible implementación del método en una arquitectura completamente diferencial.

REALIZACIÓN PREFERENTE DE LA INVENCIÓN

En Ia figura 1 se muestra Ia realización preferente de Ia invención en un circuito de terminación simple. En el esquema se puede observar Ia existencia de cuatro fases de reloj no solapadas (P 1 D n Gn y O D ) utilizadas para gobernar Ia conmutación de los interruptores. En Ia figura 2 se muestra un diagrama temporal que ilustra Ia forma de onda de dichas fases de reloj.

Para una mejor comprensión de Ia invención, en Ia figura 3 se muestra Ia topología del circuito para cada una de las fases de reloj. A continuación de explicará detalladamente las operaciones realizadas en cada una de ellas.

En Ia primera fase se realiza el muestreo de Ia señal de entrada, almacenándose en

Ia capacidad C 2 . Por otro lado se elimina Ia carga existente en C 1 .

En Ia segunda fase se realimenta negativamente el amplificador utilizando Ia capacidad C 2 . Dicha realimentación produce que se almacene en C 3 el error debido al desapareamiento entre las capacidades, que viene dado por Ia expresión:

Nótese que en Ia deducción de ecuación anterior no se ha tenido en cuenta el offset de los amplificadores. Si se considera el offset del amplificador A 1 aparecería un nuevo término proporcional a Ia tensión de offset de entrada que se cancelaría finalmente en Ia cuarta fase. En Ia tercera fase se almacena Ia tensión de entrada en C 1 y C 2 . Por último, en Ia cuarta fase se realiza Ia amplificación, cerrando el bucle de realimentación mediante Ia capacidad C 1 . El amplificador A 2 aplica Ia tensión de error almacenada al final de Ia segunda fase a uno de los terminales del condensador C 2 . Esto produce Ia cancelación del error, de esta forma Ia ganancia sea igual a dos independientemente del valor de las capacidades. En Ia figura 4 se muestra una posible implementación completamente diferencial de

Ia presente invención. En esta implementación se muestra Ia posibilidad, debido a Ia simplicidad del método propuesto, de incorporar nuevas funcionalidades al circuito sin incrementar Ia potencia consumida. En primer lugar, se ha utilizado Ia capacidad

C 4 y el amplificador A 2 para realizar el circuito de muestreo y retención necesario en Ia implementación de Ia técnica multifase. Por otro lado, mediante Ia capacidad C 5 se ha implementado una técnica de doble muestreo correlacionado que cancela el offset del amplificador operacional A 2 . Finalmente es posible liberar el amplificador en las fases impares. Nótese que el método propuesto es intrínsecamente insensible al offset del amplificador operacional A 1 ,

Esta última propiedad puede ser muy importante, al permitir Ia aplicación de técnicas de reducción de consumo de potencia en convertidores analógico-digitales pipelined consistentes en compartir un solo amplificador operacional entre dos etapas consecutivas.