于奇 (中国四川省成都市建设北路2段4号, Sichuan 4, 610054, CN)
WANG, Xiangzhan (No.4, Section 2 North Jianshe Roa, Chengdu Sichuan 4, 610054, CN)
王向展 (中国四川省成都市建设北路2段4号, Sichuan 4, 610054, CN)
NING, Ning (No.4, Section 2 North Jianshe Roa, Chengdu Sichuan 4, 610054, CN)
宁宁 (中国四川省成都市建设北路2段4号, Sichuan 4, 610054, CN)
LI, Jingchun (No.4, Section 2 North Jianshe Roa, Chengdu Sichuan 4, 610054, CN)
李竞春 (中国四川省成都市建设北路2段4号, Sichuan 4, 610054, CN)
YANG, Hongdong (No.4, Section 2 North Jianshe Roa, Chengdu Sichuan 4, 610054, CN)
电子科技大学 (中国四川省成都市建设北路2段4号, Sichuan 4, 610054, CN)
YU, Qi (No.4, Section 2 North Jianshe Roa, Chengdu Sichuan 4, 610054, CN)
于奇 (中国四川省成都市建设北路2段4号, Sichuan 4, 610054, CN)
WANG, Xiangzhan (No.4, Section 2 North Jianshe Roa, Chengdu Sichuan 4, 610054, CN)
王向展 (中国四川省成都市建设北路2段4号, Sichuan 4, 610054, CN)
NING, Ning (No.4, Section 2 North Jianshe Roa, Chengdu Sichuan 4, 610054, CN)
宁宁 (中国四川省成都市建设北路2段4号, Sichuan 4, 610054, CN)
LI, Jingchun (No.4, Section 2 North Jianshe Roa, Chengdu Sichuan 4, 610054, CN)
李竞春 (中国四川省成都市建设北路2段4号, Sichuan 4, 610054, CN)
| 权利要求书 1、 一种利用应力集中效应增强沟道应力的 M0S晶体管， 包括半导体衬底、 沟道区、 源漏 区、 栅极、 栅绝缘层、 浅槽隔离区、 钝化层， 其特征在于， 在离栅绝缘层一定距离处形成孔 洞， 利用孔洞形状及杨氏模量的差异对应力产生集中效应， 增强沟道区应力。 2、 根据权利要求 1 所述的一种利用应力集中效应增强沟道应力的 M0S晶体管， 其特征 在于， 采用刻蚀工艺形成孔洞。 3、 根据权利要求 1或 2 所述的一种利用应力集中效应增强沟道应力的 M0S晶体管， 其 特征在于， 所述孔洞内填充低杨氏模量的材料。 4、 根据权利要求 1〜3任意一项所述的一种利用应力集中效应增强沟道应力的 M0S晶体 管， 其特征在于， 所述孔洞位于栅绝缘层下方和 /或上方。 5、 根据权利要求 4 所述的一种利用应力集中效应增强沟道应力的 M0S晶体管， 其特征 在于， 位于栅绝缘层下方的孔洞距离栅绝缘层 20〜25nm。 6、 根据权利要求 4 所述的一种利用应力集中效应增强沟道应力的 M0S晶体管， 其特征 在于， 位于栅绝缘层上方的孔洞距离栅绝缘层 5〜10nm。 7、 根据权利要求 1〜3任意一项所述的一种利用应力集中效应增强沟道应力的 M0S晶体 管， 其特征在于， 所述孔洞位于源漏区。 8、根据权利要求 7所述的一种利用应力集中效应增强沟道应力的 M0S晶体管， 其特征在 于， 所述孔洞距距离硅表面 30〜50nm。 9、 根据权利要求 1〜3任意一项所述的一种利用应力集中效应增强沟道应力的 M0S晶体 管， 其特征在于， 所述孔洞位于栅极两侧的侧墙区域。 10、 根据权利要求 9所述的一种利用应力集中效应增强沟道应力的 M0S晶体管， 其特征 在于， 所述孔洞距距离硅表面 5〜15nm。 11、 根据权利要求 1〜10任意一项所述的增强沟道应力的 M0S晶体管， 其特征在于， 所 述孔洞数量 2。 12、 根据权利要求 11 所述的一种利用应力集中效应增强沟道应力的 M0S晶体管， 其特 征在于， 所述孔洞之间的间距为 2〜40nm。 13、 根据权利要求 1〜12任意一项所述的一种利用应力集中效应增强沟道应力的 M0S晶 体管， 其特征在于， 所述孔洞为棱柱型。 14、根据权利要求 13所述的一种利用应力集中效应增强沟道应力的 M0S晶体管， 其特征 在于， 所述棱柱型为正四棱柱型。 |
本发明涉及半导体器件， 特别涉及一种利用应力提高 M0S (金属氧化物半导体） 晶体管 性能的技术。
背景技术
半导体器件制造技术已进入纳米时代， 在半导体器件中， 采用应变技术引入应力， 可以 提高半导体器件中应力敏感区域 （如 M0S晶体管的沟道区； 双极性晶体管的 B-E结和 B-C结 等） 载流子迁移率， 从而提高器件性能 （包括提高电流驱动能力、 提高器件速度、 降低功耗 等）。 已知， 在 N型金属氧化物半导体场效应晶体管 （NM0SFET) 的沟道中引入张应力可以提 升匪 0SFET的性能， 在 P型金属氧化物半导体场效应晶体管（PM0SFET)的 沟道中引入压应力 可以提升 PM0SFET的性能。 而且， 应变技术工艺与现有半导体器件工艺具有兼容 性， 不需要 对现有半导体器件工艺进行大的改动。
目前应用广泛的应变硅技术主要分为全局应变 技术和局部应变技术。 全局应变技术是指 应力由衬底产生， 且可以覆盖所有制作在衬底上的半导体器件， 这种应力通常是双轴的。 可 产生全局应变的工艺技术包括绝缘层上的半导 体 （Semiconductor On Insulator, SOI ), 如 绝缘层上的锗硅 （SiGe on Insulator, SG0I )、 锗硅虚拟衬底 （SiGe virtual substrate) 等。 局部应变技术通常只在半导体器件的局部向半 导体器件敏感区域施加应力。 局部应变技 术主要有源漏区嵌入锗硅 （SiGe) 或碳化硅 （SiC)， 双应力层 （Dual Stress Layers, DSL), 和浅槽隔离 （Shallow Trench Isolation, STI )。 全局应变技术制造复杂， 成本较高； 局部 应变技术与 CMOS技术具有良好的工艺兼容性以及制造方法 单，在提高半导体器件性能时只 需增加少量成本， 因此受到业界重视， 应用广泛。 图 1示出了一种采用多种应变技术的互补 金属氧化物半导体场效应晶体管 （CM0SFET), 图中左边为 N沟道场效应晶体管 （NM0SFET), 右边为 P沟道场效应晶体管（PM0SFET)。图 1中，绝缘层 1可以产生全局应力，钝化层 50/52、 浅槽隔离区 12以及源漏区 22嵌入的碳化硅 （SiC) 和源漏区 26嵌入的锗硅 （SiGe) 可以产 生局部应力
但是目前所用的局部应变技术仍存在不足， 其主要表现是： （1 ) 上述方法的应力源距离 敏感区域（如图 1所示的场效应晶体管的沟道区 22/24)都有一定的距离， 距离沟道区 22/24 越远， 应力的衰减程度越高。 以 STI技术为例， 它引入的应力需要经过源漏区才能到达沟道 边缘， 从沟道边缘到达沟道中心， 还要受到沟道上方的栅 30/32和沟道下方的体硅 10影响， 因此沟道 1中的应力分布成 "U"型。 更确切地说， 沟道应力与到应力源的距离呈反比关系。 ( 2 )半导体器件制造过程中存在高温工艺， 高温会导致应力部分弛豫。 以 DSL技术为例， 其 后续工艺一般还包括多步的至少 450°C的高温工艺， 因此必然使得沟道区应力部分弛豫。 综 上所述， 上述方法受到器件尺寸和制造工艺的限制， 器件尺寸越大， 沟道区应力就越小。 这 也是常规的应变硅技术只适合用于 90nm以下工艺的原因。 对于较大尺寸 （130nm、 180nm以 上制造工艺） 的器件， 上述方法带来的性能提升几乎消失。
发明内容
本发明所要解决的技术问题， 就是针对现有半导体器件应力技术在提高器件 性能方面的 局限性， 提供一种利用应力集中效应增强沟道应力的 M0S晶体管， 通过提升沟道区应力提升 M0S晶体管的性能。
本发明解决所述技术问题， 采用的技术方案是， 一种利用应力集中效应增强沟道应力的 M0S 晶体管， 包括半导体衬底、 沟道区、 源漏区、 栅极、 栅绝缘层、 浅槽隔离区、 钝化层， 其特征在于， 在离栅绝缘层一定距离处形成孔洞， 利用孔洞形状及杨氏模量的差异对应力产 生集中效应， 增强沟道区应力。 孔洞的形成， 可以采用采用刻蚀工艺， 如等离子刻蚀工艺等。 孔洞中可以填充低杨氏模量的材料， 形成孔洞与周围材料的杨氏模量差异。
在材料结构中， 由于截面的突然变化， 外力的不均匀， 材料本身不连续性等因素会引起 受力不均， 并在很小面积上产生大于外加的名义上的应力 或平均应力， 此即为应力集中效应。 本发明基于已有的应变技术基础， 在 M0S晶体管中离栅绝缘层一定距离处形成孔洞， 造成材 料不连续和截面的突然变化，产生应力集中效 应，使应力向 M0S晶体管中的应力敏感区域（主 要是 M0S晶体管的沟道） 集中， 提升器件的性能。 试验证明， 孔洞做成有棱有角的形状， 应 力向棱、 角处集中； 孔洞内填充低杨氏模量材料可以使应力向孔洞 周围 （孔洞外） 集中； 孔 洞内外材料杨氏模量差别越大， 应力集中系数越大。 不填充任何材料的孔洞 （真空或工艺气 氛） 本身就具有较周围半导体材料更低的杨氏模量 。
一种选择的方案是， 所述孔洞位于栅绝缘层下方， 所述孔洞离栅绝缘层 20〜25nm。 该方 案可以在生长栅绝缘层之前， 在体硅源漏区之间的沟道下方， 离栅绝缘层 20〜25nm距离的地 方刻蚀孔洞， 孔洞中填充杨氏模量低于沟道区周围体硅杨式 模量的材料， 如 Si0 2 等。 由于单 孔洞的应力集中效应有限， 可以采用多孔洞结构增大应力集中区域。 对于多孔洞结构， 孔洞 之间的距离可以根据具体器件的尺寸 （沟道长度） 而定， 一般为 2〜40nm。
另一种方案是， 所述孔洞位于栅绝缘层上方； 所述孔洞离栅绝缘层 5〜10nm。 该方案将 制作栅结构的工艺分 2步完成， 第一步先淀积一定厚度的栅， 然后在其中刻蚀孔洞， 孔洞离 栅绝缘层的距离一般为 5〜10nm， 孔洞中同样填充低杨氏模量的材料； 第二步再继续淀积栅， 直至栅的厚度达到工艺指标要求。 该方案也可以采用多孔洞结构， 孔洞之间的距离， 一般为 2〜40nm。
还有一种方案是在栅绝缘层上下都形成孔洞， 可以看成是上述两种方案的组合， 同样可 以采用多孔洞结构。
本发明的孔洞也可以位于沟道两侧的源 /漏区或栅极两侧的侧墙区域，同样可以产生 力 集中效应。 位于沟道两侧的源 /漏区的孔洞， 距离硅表面 30〜50nm， 位于栅极两侧的侧墙区 的孔洞距离硅表面 5〜15nm。
一种具体的孔洞形状为棱柱型。 由于应力主要集中区域在棱、 角处， 选择适当的孔洞形 状可以控制应力集中的区域。 如正棱柱型孔洞（如正六面体形孔洞）不但刻 蚀工艺相对简单， 容易实现， 而且应力集中点均匀分布在底面和顶面的 4条棱上， 便于控制应力集中位置。
本发明的有益效果是， 能够极大地降低应力源传递至敏感区域应力衰 减程度， 使应力向 敏感区域集中， 因而获得更大的器件性能提升。 本发明尤其可用于大尺寸器件， 因为器件尺 寸大， 意味着应力源离器件敏感区域越远， 利用本发明的应力集中特性， 可改善器件尺寸增 大对应力带来的负面作用。
附图说明
图 1是现有技术的 M0S晶体管剖面结构示意图；
图 2是实施例 1的 M0S晶体管剖面结构示意图；
图 3是横排多孔洞结构的孔洞示意图；
图 4是实施例 1的 M0S晶体管输出特性仿真结果；
图 5是实施例 2的 M0S晶体管剖面结构示意图；
图 6是 M0S晶体管沟道应力分布示意图；
图 7是实施例 3的 M0S晶体管剖面结构示意图；
图 8是实施例 4的 M0S晶体管剖面结构示意图；
图 9竖排多孔洞结构的孔洞示意图；
图 10是实施例 5的 M0S晶体管剖面结构示意图。
图中： 1一绝缘层； 10—半导体衬底； 11一栅绝缘层； 12—浅槽隔离区； 20—匪 0SFET阱 区（P阱）也称为沟道区； 22—匪 0SFET源漏区； 24 -PMOSFET阱区（N阱）或沟道区； 26— PMOSFET 源漏区； 30—匪 0SFET栅极； 32— PMOSFET栅极； 40—匪 0SFET中的孔洞； 42— PMOSFET中的 孔洞； 50—钝化层（张应力 SiN层）； 52—钝化层（压应力 SiN层）； 60—匪 0SFET; 62 -PMOSFET 0 具体实施方式
下面结合附图及实施例， 详细描述本发明的技术方案。
实施例 1 本例器件剖面结构如图 2所示， 包括绝缘层 1、 半导体衬底 10、 沟道区 20/24、 源漏区 22/26、栅极 30/32、栅绝缘层 11、浅槽隔离区 12、钝化层 50/52。本例器件沟道长度为 0. 5 μ m， 其制造工艺与传统的 CMOS制造工艺基本一致， 仅在生长栅绝缘层 11之前， 在栅绝缘层 11下 方距离 25nm处， 刻蚀 2个长方体形状的孔洞 40/42， 孔洞的高 c为 150nm， 长 a为 200nm， 宽度 b为 lOOOnm (与沟道宽度相当， 下同）， 孔洞间距 d为 30nm， 如图 3所示。 这种形状的 孔洞， 与半导体衬底的晶体结构兼容， 便于刻蚀加工。 孔洞 40/42内填充 Si0 2 ， 其杨氏模量 低于周围体硅材料。 本例中， 孔洞 40/42的形状使应力集中在长方体棱边， 并且由于孔洞内 Si0 2 杨氏模量低于周围体硅材料的杨式模量， 使其应力向孔洞 40/42外集中， 使应力集中区 域靠近沟道， 采用多孔洞结构， 可以使沟道区的应力比较均匀。 本例器件的电性能（开态时， Ids与 Vds的关系曲线）如图 4所示，其中： A曲线为沟道宽长比 W/L= l/0. 5的常规 NM0SFET 的 IdsVds 曲线， A ' 曲线为本例匪 0SFET的 IdsVds 曲线； C曲线为沟道宽长比 W/L= l/0. 5 的常规 PM0SFET的 IdVd关系曲线， C 曲线为本例 PM0SFET的 IdsVds曲线。 出本例匪 0SFET 的驱动电流提升了 19. 5% (Α ' 曲线与 Α曲线比较）； PM0SFET的驱动电流提升了 18. 4% ( C 曲线与 C曲线比较）。 图 4中还给出了沟道宽长比 W/L= l/0. 8的常规器件与具有本例孔洞结 构的器件的 IdsVds 曲线 B、 B ' 禾 P D、 D ' ， 其中匪 0SFET的驱动电流提升了 38. 6% (曲线 B ' 与曲线 B比较）； ？¾©5?51 1 的驱动电流提升了 37. 5% (曲线0 ' 与曲线 D比较）。 可以看出， 对于尺寸较大的器件， 性能提升更明显。
实施例 2
本例器件除了孔洞 40/42位置与实施例 1不同外， 其他结构与实施例 1相同， 参见图 5。 本例器件在制作栅结构时分两步完成， 第一步先淀积一定厚度的栅， 然后在其中刻蚀孔洞 40/42, 孔洞 40/42中填充低杨氏模量的材料， 孔洞制作完成后， 第二步再继续淀积栅， 使总 体栅的厚度达到工艺指标。 本实施例通过下面 3个方案进行说明：
方案 1 : 本例器件沟道长度 L = 65nm。 在该方案中， 设计了两种不同的孔洞参数结构。 第 一种结构中， 孔洞 40/42高 c为 50nm， 长 a为 40nm， 孔洞的数量为 1个， 孔洞距离栅绝缘层 11为 5nm， 孔洞内填充低杨氏模量的材料 Si0 2 ， 如图 5a所示， 该方案沟道应力分布如图 6 (a) 中的 A1曲线， 相比无孔洞的常规器件应力分布 （曲线 A0)， 最大应力提升 24. 5%; 第二种结 构中， 孔洞 40/42高为 c为 50nm， 长 a为 20nm， 孔洞的数量为 2个， 孔洞的间距 d为 20nm， 孔洞距离栅绝缘层为 5nm， 孔洞内填充低杨氏模量的材料 Si0 2 ， 如图 5b示， 该方案沟道应力 分布如图 6 (a)中的 A2曲线，相比无孔洞的常规器件应力分布（曲 A0 )，最大应力提升 13. 2%。
方案 2: 本例器件沟道长度 L = 90nm。 在本方案中， 设计了两种不同的孔洞参数结构。 第 一种结构中， 孔洞 40/42高 c为 60nm， 长 a为 60nm， 孔洞的数量为 1个， 孔洞距离栅绝缘层 11为 5nm， 孔洞内填充低杨氏模量的材料 Si0 2 ， 如图 5a所示， 该方案沟道应力分布如图 6 (b) 中的 B1曲线， 相比无孔洞的常规器件应力分布 （曲线 B0)， 最大应力提升 28. 9%; 第二种结 构中， 孔洞高 c为 60nm， 长 a为 30nm， 孔洞的数量为 2个， 孔洞的间距 d为 30nm， 孔洞距 离栅绝缘层为 5nm， 孔洞内填充低杨氏模量的材料 Si0 2 ， 如图 5b所示， 该方案沟道应力分布 如图 6 (b)中的 B2曲线， 相比无孔洞的常规器件应力分布 （曲线 B0)， 最大应力提升 14. 5%。
方案 3: 本例器件沟道长度 L= 180nm。 在该方案中， 设计了两种不同的孔洞参数结构。 第一种结构中， 孔洞的高 c为 90nm， 长 a为 90nm， 孔洞的数量为 1个， 孔洞距离栅绝缘层 11为 5nm，孔洞内填充低杨氏模量的材料 Si02，如图 5a所示，该方案沟道应力分布如图 6 (c) 中的 C1曲线， 相比无孔洞的常规器件应力分布 （曲线 C0)， 最大应力提升 31. 3%。 第二种结 构中， 孔洞的高 c为 90nm， 长 a为 40nm， 孔洞的数量为 3个， 孔洞的间距 d为 30nm， 孔洞 距离栅绝缘层为 5nm， 孔洞内填充低杨氏模量的材料 Si0 2 。 该方案沟道应力分布如图 6 (c)中 的 C2曲线， 相比无孔洞的常规器件应力分布 （曲线 C0)， 最大应力提升 17. 8%。
实施例 3
本例器件结构如图 7所示， 在距离栅绝缘层 11上方 5nm处和下方 25nm处分别刻蚀 2个 孔洞 40/42， 本例其他结构参见实施例 1的描述。
实施例 4
本例器件结构如图 8所示。侧墙宽度 k为 100nm， 高度 h为 240nm， 本例孔洞 40/42位于 器件侧墙中， 孔洞参数： c = 90nm， a = 50nm, d = 30nm (如图 9所示）， 孔洞的数量各为 2 个， 下面的孔洞距离硅表面为 10nm， 孔洞内填充低杨氏模量的材料 Si0 2 。
实施例 5
本例器件结构如图 10所示。 在该实施例中， 孔洞位于器件源漏区 22/26， 孔洞的数量各 为 2个。源、漏结深为 120nm，孔洞高 c为 40nm，长 a为 30nm， 间距 d为 30nm (如图 3所示）， 孔洞距离硅表面为 40nm。 孔洞内填充低杨氏模量的材料 Al。
上述实施例仅用于描述本发明的技术方案， 或者是较佳的实施方案， 但并不意味着本发 明仅局限于这些实施例， 例如孔洞 40/42的形状就不仅限于上述之棱柱型， 也可以是球形， 椭球形， 棱锥形等， 孔洞的数量也不仅限于上述实施例的 1、 2个。