[0001]本申请要求了 2013年 10月 13 日提交的、 申请号为 201310477078.8、 发明名称为 "一种 MOSFET结构及其制造方法" 的中国专利申请的优先权， 其全部内容通过引用结合在本申请中。 技术领域

[0002】本发明涉及一种 MOSFET结构及其制造方法。 更具体而言， 涉及一 种用于降低关态漏电流的 MOSFET结构及其制造方法。 技术背景

[0003]随着器件越来越薄， 器件关态时由带带隧穿引发的栅致漏极泄漏 ( GIDL ) 电流越来越大， 它已经成为严重限制 MOSFET 以及 FLASH存 储器的问题之一。 GIDL 电流本身便引入了热空穴注入， 它使得空穴陷落在 栅氧化层中从而导致器件的不稳定性以及能导 致栅氧层击穿。 因此随着氧化 层厚度的减小， 关态氧化层的可靠性将会越来越重要， 此方面已经引发了越 来越多的关注。

[0004】减小 GIDL 的常规技术是提高栅氧化层形成的温度到大约 1000 °C 到 1100 °C。 提高氧化温度主要是较少衬底的表面态密度， 以减少 GIDL。 现在的主流工艺主要是通过快速热氧化作用工 艺 （RTO )和现场水汽生成工 艺 （ In-situ steam generation, ISSG )来生长栅氧化层。 但是 RTO 比用氧化 炉的氧化作用会导致栅氧化层更差的均勾性， 这种不均勾导致器件的阈值电 压变化大， 这是不希望的 ； 此外利用 ISSG生长氧化层， 随着器件尺寸的 缩小到 55nm制程以下， 对 GIDL 电流减小的控制能力也逐渐减低。

[0005]另一种减小 GIDL 的技术是减小轻掺杂漏区 （LDD ) 的浓度。 由于 器件尺寸减少， 短沟道效应成为日渐严重的问题。 LDD 的主要目的是为了 这种抑制短沟道效应。 为了降低短沟道效应， LDD 必须采用超浅结。 但是 为了避免驱动电流的降低， LDD 的浓度也日益增强。 如果采用一味降低 LDD 浓度的方法来减小 GIDL 电流， 就会增加沟道区电阻， 同时降低了驱 动电流，让器件的性能变差。因此，一味地用 减小 LDD 的浓度来降低 GIDL 电流对未来的集成电路 ( IC ) 器件也是不可取的。

[0006] 因此， 如何提供一种可有效减小 MOS 器件 GIDL 电流的 MOS 管 制作方法， 已成为业界亟待解决的技术问题。 发明内容

[0007]本发明提供了一种有效减小 MOS 器件 GIDL 电流的 MOS 管制作 方法， 有效抑制了器件的短沟道效应， 提高了器件性能。 具体地， 本发明提 供的制造方法包括以下步骤：

[0008】一种 MOSFET制造方法， 包括：

a.提供衬底 ；

b.在衬底上形成伪栅叠层；

c.在伪栅叠层两侧形成源漏扩展区；

d.在漏扩展区一侧的衬底中形成扩散阻挡区；

e.在伪栅叠层两侧形成侧墙， 在侧墙两侧形成源漏区并进行退火； f.形成覆盖源漏区的层间介质层， 去除伪栅叠层以形成伪栅空位； g.在所述伪栅空位中形成栅极叠层。

[0009】其中， 所述的扩散阻挡区范围内包含漏扩展区， 形成所述扩散阻挡区 的杂质元素是碳， 所述的扩散阻挡区的杂质浓度大于 lel8cm- ³ 。

[0010】其中， 形成所述的扩散阻挡区的方法是离子注入， 所述离子注入的方 向与衬底垂直， 并使用掩膜板覆盖源端的衬底； 或者， 所述离子注入的角度 大于 α, 其中 tana= L/H, L为源扩展区的长度， H为伪栅叠层的厚度。

[0011】其中， 退火后， 所述源扩展区长度大于漏扩展区。

[0012]相应的， 本发明还提供了一种 MOSFET结构， 包括：

衬底；

位于所述衬底上方的栅极叠层；

位于所述栅极叠层两侧衬底中的源漏区； 覆盖所述源漏区的层间介质层；

位于栅极叠层两侧边缘下方的源漏扩展区；

位于源漏区的衬底中的扩散阻挡区，

其中， 所述源扩展区的长度大于漏扩展区的长度。

[0013】其中， 所述扩散阻挡层位于漏区一侧的衬底中， 形成所述扩散阻挡区 的杂质元素是碳， 所述扩散阻挡区的杂质浓度大于 lel8cm- ³ 。

[0014]根据本发明提供的 MOS晶体管结构， 通过在漏端一侧的半导体衬底 中形成扩散阻止区， 来抑制在源漏扩展区形成之后， 由于后续工艺中的退火 等因素而引起的杂质扩散， 减小了漏扩展区向栅极下方的衬底中扩散的长 度， 即减小了 GIDL效应作用的区域， 从而有效地减小了由 GIDL效应所引 起的漏电流。与现有技术相比，本发明有效地 抑制了短沟道效应的不良影响， 降低了工艺复杂度， 提高了器件性能。 附图说明

[0015]通过阅读参照以下附图所作的对非限制性 实施例所作的详细描述， 本 发明的其它特征、 目的和优点将会变得更明显：

[0016] 图 1〜图 11为根据本发明的一个具体实施方式中 MOSFET各个制造阶 段的剖面图。

[0017]附图中相同或相似的附图标记代表相同或 相似的部件。 具体实施方式

[0018]为使本发明的目的、 技术方案和优点更加清楚， 下面将结合附图对本 发明的实施例作详细描述。

[0019】下面详细描述本发明的实施例， 所述实施例的示例在附图中示出， 其 中自始至终相同或类似的标号表示相同或类似 的元件或具有相同或类似功 能的元件。下面通过参考附图描述的实施例是 示例性的，仅用于解释本发明， 而不能解释为对本发明的限制。

[0020]本发明提供了一种 MOSFET结构， 包括： 衬底 100;

位于所述衬底 100上方的栅极叠层 600;

位于所述栅极叠层 600两侧衬底中的源漏区 102;

覆盖所述源漏区的层间介质层 500;

位于栅极叠层 600两侧边缘下方的源漏扩展区 101a、 101b;

位于源漏区 102的衬底中的扩散阻挡区 105 ,

其中， 所述源扩展区 101a的长度大于漏扩展区 101b的长度。

[0021]其中， 所述扩散阻挡层 105位于漏区一侧的衬底 100中， 形成所述扩 散阻挡区 105 的杂质元素是碳， 所述的扩散阻挡区 105 的杂质浓度大于 lei 8cm ^-3 。

[0022]半导体沟道区位于衬底的表面，其优选材 料为单晶硅或单晶错合金薄 膜， 其厚度为 5~20nm。 该区域是极轻掺杂甚至未掺杂的。 在掺杂的情况下， 其掺杂类型与源漏区掺杂相反。

[0023]源区和漏区分别位于栅极叠层 600两侧， 衬底上方的半导体层内。 源 区的厚度大于漏区的厚度。 靠近源区一侧的沟道部分厚度大于靠近漏端一 侧 的沟道厚度， 为 10nm~60nm。

[0024】下面结合附图对本发明的制作方法进行� ��细说明， 包括以下步骤。 需 要说明的是， 本发明各个实施例的附图仅是为了示意的目的 ， 因此没有必要 按比例绘制。

[0025]首先提供衬底 100, 所述衬底材料可以是单质半导体， 如硅、 锗， 也 可以是化合物半导体， 如氮化镓、 砷化镓、 磷化铟等。 考虑到工艺兼容性， 在本实施例中， 优选的， 采用硅作为衬底 100的材料。

[0026】接下来， 在所述衬底 100上形成伪栅结构 200, 如图 1所示。 所述伪 栅结构 200可以是单层的， 也可以是多层的。 伪栅结构 200可以包括聚合物 材料、 非晶硅、 多晶硅或 TiN, 厚度可以为 10nm~200nm。 本实施例中， 伪 栅结构包括多晶硅和二氧化， 具体的， 采用化学汽相淀积的方法在栅极空位 中填充多晶硅， 其高度略低于侧墙 10~20nm, 接着在多晶硅上方形成一层二 氧化硅介质层， 形成方法可以是外延生长、 氧化、 CVD 等。 接着采用常规 CMOS工艺光刻和刻蚀所淀积的伪栅叠层形成栅� �极图形。 硅错沟道层 101 中被栅极介质层所覆盖的部分形成晶体管的沟 道区。 需说明地是， 以下若无 栅介质层相同或类似的方法， 故不再赘述。

[0027】接下来， 对伪栅结构 200 两侧的衬底进行掺杂， 以形成源漏扩展区 101a, 101b, 如图 2所示。 还可以进行 Halo注入， 以形成 Halo注入区。 其 中源漏扩展区的杂质类型与器件类型一致， Halo注入的杂质类型与器件类型 相反。

[0028]接下来，在所述半导体结构上淀积光刻胶 ，再通过曝光、显影等步骤， 使其暴露出漏端一侧的半导体结构， 如图 3所示。 接下来， 对所述半导体结 构进行垂直方向上的离子注入， 以在漏端形成扩散阻挡区， 如图 3所示。 形 成所述扩散阻挡区的元素为碳， 由于碳是中性杂质， 在漏扩展区中注入碳之 后不会影响漏区的载流子浓度， 但却大大提高了漏区一侧的杂质浓度， 从而 增大了载流子扩散时受到的散射频率，有效地 减小了漏扩展区中载流子的扩 散长度。 具体的， 所述的扩散阻挡区 105的杂质浓度大于 lel8cnT ³ 。 离子注 入完成后的器件结构剖面图如图 4所示。

[0029]可选的， 在形成扩散阻挡区 105时， 也可使用伪栅叠层作为掩膜代替 光刻胶， 通过倾斜的离子注入的方法实现碳的注入。 具体的， 如图 5所示， 离子注入的最小角度为 α, 其中 tana= L/H, L为源扩展区 101a的长度， H 为伪栅叠层 200的厚度。 同样的， 形成的扩散阻挡区 105的杂质浓度大于 lei 8cm" ³ ₀ 离子注入完成后的器件结构剖面图如图 6所示。

[0030】接下来， 在栅极堆叠的侧壁上形成侧墙 201 , 用于将栅极隔开。 具体 的， 用 LPCVD淀积 40nm~80nm厚的牺牲侧墙介质层氮化硅， 接着用会客 技术再栅电极两侧形成宽度为 35nm~75nm的氮化硅侧墙 201。 侧墙 201还 可以由氧化硅、 氮氧化硅、碳化硅及其组合， 和 /或其他合适的材料形成。 侧 墙 201可以具有多层结构。 侧墙 201还可以通过包括沉积刻蚀工艺形成， 其 厚度范围可以是 10nm -lOOnm, 如 30nm、 50nm或 80nm。

[0031]接下来， 在所述半导体结构上淀积一层厚度为 10nm~35nm厚的二氧 化硅介质层， 并以该介质层为緩沖层， 离子注入源漏区。 对 P型晶体而言， 掺杂剂为硼或氟化硼或铟或镓等。对 N型晶体而言，掺杂剂为磷或砷或锑等。 掺杂浓度为 5el0 ¹⁹ cm_ ³ ~lel0 ² ° cm_ ³ 。 源漏区掺杂完成后， 在所述半导体结构 上形成层间介质层 500。在本实施例中，层间介质层 500的材料为二氧化硅。 淀积完层间介质层 500的半导体结构如图 7所示。

[0032]源漏注入完成后， 对所述半导体结构进行退火， 以消除离子注入过程 中在所述半导体结构中产生的损伤， 消除缺陷和界面态。 具体的， 退火时的 温度范围为 600°C~900°C。 在退火的过程中， 半导体源漏区 102以及源漏扩 展区 101a、 101b 中的杂质会在高温中进行扩散再分布。 由于半导体中扩散 阻挡区 105的存在， 漏扩展区 101b的杂质在扩散时所受到的散射远大于源 扩展区 101a的杂质， 因此其扩散长度大为减小， 由于杂质扩散再分布而向 栅极下方延伸的距离远小于源端一侧。 如图 9所示， 漏扩展区 101b的长度 远小于源漏扩展区 101a的长度， 有效减小了漏区与栅极重合区域的面积， 从而有效减小了由于 GIDL效应而引起的漏电流。

[0033]接下来， 在所述半导体结构上淀积二氧化硅， 形成层间介质层 500。 具体的， 可采用 CVD、 外延生长、 氧化等方法进行二氧化硅生长， 在对所 述二氧化硅层进行化学机械抛光， 露出伪栅叠层， 如图 10所示。 接下来， 去除所述伪栅结构 200, 形成伪栅空位。 去除伪栅结构 200可以采用湿刻和 / 或干刻除去， 如图 10所示。 在本实施例中， 采用等离子体刻蚀。

[0034】接下来， 如图 11所示， 在栅极空位中形成栅极叠层 600。 栅极叠层可 以只为金属栅极，也可以为金属 /多晶硅复合栅极， 其中多晶硅上表面上具有 硅化物。

[0035】具体的， 优选的， 在伪栅空位中栅极介质层 601 , 接下来沉积功函数 调节层 602, 之后再在功函数金属层之上形成栅极金属层 603。 所述栅极介 质层 601可以是热氧化层， 包括氧化硅、 氮氧化硅； 也可为高 K介质， 例如 HfA10N、 HfSiAlON, HfTaAlON, HfTiAlON, HfON、 HfSiON、 HfTaON、 HfTiON、 A1 ₂ 0 ₃ 、 La ₂ 0 ₃ 、 Zr0 ₂ 、 LaAlO中的一种或其组合， 栅极介质层 601 的厚度可以为 lnm -10nm, 例如 3nm、 5nm或 8nm。 可以采用热氧化、 化学 气相沉积（CVD )或原子层沉积 （ALD )等工艺来形成栅极介质层 601。

[0036】功函数金属层可以采用 TiN、 TaN 等材料制成， 其厚度范围为 3nm~15nm。金属导体层可以为一层或者多层结构� ��其材料可以为 TaN、 TaC、 TiN、 TaAlN、 TiAlN、 ΜοΑ1Ν、 TaTbN、 TaErN、 TaYbN、 TaSiN、 HfSiN、 MoSiN、 RuTa _x 、 NiTa _x 中的一种或其组合。 其厚度范围例如可以为 10nm -40nm, 如 20nm或 30nm。

[0037]最后进入常规 CMOS厚道工艺， 包括点击钝化层、 开接触孔以及金 属化等， 即可制的所述超薄 SOI MOS晶体管。

[0038】本发明通过在漏扩展区 101b —侧的半导体结构中形成扩散阻挡区

105 来增大载流子受到的散射来抑制退火时载流子 的在扩散来减小由于 GIDL 引起的漏电流。 在本发明中， 形成所述扩散阻挡区的元素为碳， 由于 碳是中性杂质， 在漏扩展区中注入碳之后不会影响漏区的载流 子浓度， 但却 大大提高了漏区一侧的杂质浓度， 从而增大了载流子扩散时受到的散射频 率， 有效地减小了漏扩展区中载流子的扩散长度， 使得漏扩展区 101b的长 度远小于源漏扩展区 101a的长度， 有效减小了漏区与栅极重合区域的面积， 从而有效减小了由于 GIDL效应而引起的漏电流。 提高了器件性能。

[0039] 虽然关于示例实施例及其优点已经详细说明， 应当理解在不脱离本发 明的精神和所附权利要求限定的保护范围的情 况下， 可以对这些实施例进行 各种变化、 替换和修改。 对于其他例子， 本领域的普通技术人员应当容易理 解在保持本发明保护范围内的同时， 工艺步骤的次序可以变化。

[0040]此外， 本发明的应用范围不局限于说明书中描述的特 定实施例的工 艺、 机构、 制造、 物质组成、 手段、 方法及步骤。 从本发明的公开内容， 作 为本领域的普通技术人员将容易地理解，对于 目前已存在或者以后即将开发 出的工艺、 机构、 制造、 物质组成、 手段、 方法或步骤， 其中它们执行与本 发明描述的对应实施例大体相同的功能或者获 得大体相同的结果，依照本发 明可以对它们进行应用。 因此，本发明所附权利要求旨在将这些工艺、 机构、 制造、 物质组成、 手段、 方法或步骤包含在其保护范围内。