Durch den hohen Integrationsgrad elektronischer Schaltungen erfordert der Test und der Selbsttest derartiger Schaltungen einen hohen Aufwand. Das betrifft insbesondere den Test sequentieller Schaltungen.

Zur Vereinfachung des Testes sequentieller Schaltungen wurde zunächst das Scan-Element eingeführt, wie es beispielsweise in Eichelberger, E. B. and Williams, T. W.,"A Logic Design Structure for LSI Testing", Proc. 14th Design Automation Conference, 1977, New Orleans, pp.

462-468, USPS 3783254, USPS 4293919, USPS 4495629 und USPS 5598120 beschrieben ist.

Die Speicherelemente der zu testenden Schaltung lassen sich im Scan-Mode zu einer Schiebe- kette konfigurieren. Der Testvektor wird in N Takten eingeschoben, wobei N die Länge der Schiebekette ist. Während des Ein-und Ausschiebens ist die normale Datenverarbeitung unter- brochen. Dann wird die zu testende Schaltung in den Funktionsmode umgeschaltet und der eingeschobene Testvektor wird von dem kombinatorischen Teil der Schaltung verarbeitet. Das Ergebnis wird in den Speicherelementen gespeichert und in den darauffolgenden N Takten aus- geschoben, während gleichzeitig der nächste Testvektor eingeschoben wird. Ein Speicherele- ment mit Scan-Mode läßt sich beispielsweise durch ein Flip-Flop mit vorgeschaltetem Multiplexer, etwa in CMOS, realisieren. Unterschiedliche Implementierungen für Speicherele- mente mit Scan-Mode sind beispielsweise in Abramovici, M., Breuer, M. and Friedman, A., "Digital System Testing and Testable Design", New York, Computer Science Press, 1990, beschrieben.

Nachteil des Testens im Scan-Mode ist, daß durch das Einschieben der Testvektoren viel Zeit verbraucht wird.

Ein weiterer Nachteil besteht beim Testen auf Verzögerungsfehler oder Delay-Fehler. Ein Ver- zögerungsfehler kann bei einem Zwei-Pattern-Test erkannt werden. Für den Zwei-Pattern-Test sind die Möglichkeiten durch den Scan-Pfad eingeschränkt. Der erste Testvektor kann beliebig eingeschoben werden. Der zweite Testvektor ist aber notwendig ein durch die Schaltung bestimmter Nachfolge-Vektor des eingeschobenen Vektors, was neben dem großen Zeitbedarf beim Einschieben des ersten Testvektors, auch die Fehlererkennung begrenzt. Zur Verbesse- rung der Testbarkeit werden deshalb auch pseudozufällige Selbst-Tests für sequentielle Schal- tungen verwendet. Insbesondere werden auch Speicherelemente verwendet, welche in verschiedenen Test-Modes den Scan-Mode und Modes für den Zufallstest aufweisen.

Derartige Speicherelemente sind beispielsweise in Koenemann, B., Mucha, J. and Zwiehoff, G.,"Built-in Logic Block Observation Techniques", Proc. Int. Test Conference, 1979, pp. 37- 41, USPS 4377757, Wang, L. T. and E. J. McClusky,"Concurrent Built-In Logic Block Obser- ver (CILBO)", Int. Symp. on Circuits and Systems, Vol. 3,1986, pp. 1054-1057, in Krasniew- ski, A. and Pilarski, S.,"Circular Self-Test-Path : A Low Cost BIST Technique for VLSI Circuits", IEEE Trans. CAD, Vol. 8,1989, pp. 46-55, und in Savir, J.,"Scan Latch Design for Delay Test", Proc. Int. Test Conf. 1997, pp. 446-453, beschrieben.

Mit der zunehmenden Integration moderner elektronischer Schaltungen und der damit verbun- denen Verkleinerung der Breite und Länge der Verbindungslinien zwischen Gattern und Tran- sistoren führen relativ kleine technisch bedingte Abweichungen von den jeweils vorgesehenen Längen und Breiten der Verbindungslinien zu Schwankungen in der Geschwindigkeit der Signalausbreitung, die sich bei den extrem hohen Taktfrequenzen moderner elektronischer Schaltungen als Verzögerungsfehler auswirken können, sodaß mit zunehmendem Integrations- grad Delay-oder Verzögerungsfehler und damit Delay Tests an Bedeutung zunehmen.

Beim Delay Test ist es wichtig, die tatsächlich im Normalbetrieb aktiven Datenpfade auf Ver- zögerungsfehler mit der Taktfrequenz der Schaltung im Normalbetrieb, etwa mit einem Zufallstest in einem Selbsttestmode zu testen.

Die bisher bekannten Speicherelemente, die auch Modes für den Zufallstest besitzen, weisen im Testmode für den Zufallstest (Selbsttest) im Datenpfad zusätzliche Verzögerungen auf, die häufig durch ein zusätzliches XOR-Element im Datenpfad bedingt sind, so daß sie für einen tatsächlichen Delay-Test nicht oder nur ungenügend geeignet sind. Um die zusätzlichen Verzö- gerungen zu verringern, werden auch modifizierte Speicherelemente beschrieben, die die zusätzliche Logik am Eingang des Speicherelementes in das Speicherelement integrieren, wie das beispielsweise in Wang, L. T. and E. J. McClusky,"Concurrent Built-In Logic Block Observer (CILBO)", Int. Symp. on Circuits and Systems, Vol. 3,1986, pp. 1054-1057 darge- stellt ist. Damit können aber die Standard Speicherelemente zur Speicherung von einem Bit beim Entwurf nicht verwendet werden.

Teilweise, wie etwa bei dem in Savir, J.,"Scan Latch Design for Delay Test", Proc. Int. Test Conference, 1997, pp. 446-453, Latched Icon 2, ist ein sehr großer Hardware-und Verdrah- tungsaufwand für die verschiedenen Taktsignale erforderlich.

Teilweise ist bei den vorgeschlagenen Speicherelementen, wie beispielsweise in dem von Krasniewski, A. and Pilarski, S.,"Circular Self-Test-Path : A Low Cost BIST Technique for VLSI Circuits, IEEE Trans. CAD, Vol. 8,1989, pp. 46-55, beschriebenen Speicherelement für den zirkularen Selbsttest das Ein-und Ausschieben der Testdaten und der Daten für die Verifikation nicht möglich, was nachteilig ist.

Der Erfindung liegt die Aufgabe zugrunde, ein Multi-Mode Speicherelement mit mindestens zwei verschiedenen Funktionsmodes unter Verwendung von üblichen Speicherelementen zur Speicherung von einem Bit anzugeben, das in einem ersten Mode das Ein-und Aus-scannen oder Ein-und Ausschieben von Testvektoren und Testantworten und in einem weiteren Mode einen pseudo-zufälligen Selbsttest ermöglicht, wobei auf dem Datenpfad im pseudo-zufälligen Selbsttest keine zusätzlichen Verzögerungen auftreten.

Erfindungsgemäß wird die Aufgabe durch ein Multi-Mode Speicherelement mit einem ein Bit breiten Dateneingang Data-in, einem ein Bit breiten Datenausgang Data-out, einem ein Bit breiten weiteren Eingang Scan-in, einem weiteren ein Bit breiten Ausgang Scan-out und zwei die ein Bit breiten Steuersignale Cl und C2 tragenden Leitungen gelöst, wobei der Data-in Eingang direkt mit dem Eingang eines ersten Speicherelementes zur Speicherung von einem Bit verbunden ist, der Scan-in Eingang mit dem Eingang eines zweiten Speicherelementes zur Speicherung von einem Bit verbunden ist, der Ausgang des ersten Speicherelementes zur Spei- cherung von einem Bit mit dem ersten Eingang eines Multiplexers mit zwei Eingängen und einem Ausgang verbunden ist, dessen zweiter Eingang mit dem Ausgang des zweiten Spei- cherelementes zur Speicherung von einem Bit verbunden ist und der Output des Multiplexers mit dem Data-out Ausgang des Multi-Mode Speicherelementes. Der Multiplexer ist darüber hinaus mit einer das binäre Steuersignal Cl tragenden Leitung verbunden. Der Ausgang des ersten Speicherelementes zur Speicherung von einem Bit ist außerdem mit dem ersten Eingang einer gesteuerten Verknüpfungsschaltung mit zwei Eingängen und einem Ausgang verbunden, deren zweiter Eingang mit dem Ausgang des zweiten Speicherelementes zur Speicherung von einem Bit verbunden ist, deren Steuereingang mit einer Steuerleitung verbunden ist, die ein binäres Steuersignal C2 führt. Der Ausgang der Verknüpfungsschaltung ist mit dem Scan-out Ausgang des Multi-Mode Speicherelementes verbunden. Die gesteuerte Verknüpfungsschal- tung realisiert für die erste Belegung des Steuersignals C2 eine Verknüpfung ihrer beiden Ein- gänge mit einer eindeutig auflösbaren Booleschen Funktion. Für die zweite Belegung des binären Steuersignals C2 realisiert die gesteuerte Verknüpfungsschaltung logisch eine direkte Verbindung ihres zweiten Einganges mit ihrem Ausgang.

Vorteilhafte Ausgestaltungen der Erfindung sind in den Unteransprüchen dargestellt.

Durch die Zusammenführung der beiden Steuerleitungen zu einer Steuerleitung ist es möglich, die Zahl der Anschlußleitungen zu reduzieren.

Als eindeutig auflösbare Boolesche Funktion kann sowohl eine Antivalenz-als auch eine Äquivalenzverknüpfung realisiert werden. Als Speicherelemente zur Speicherung von einem Bit können sowohl Flip-Flops als auch Latches dienen.

Nachfolgend soll die Erfindung an Ausführungsbeispielen erläutert werden.

Dabei zeigen Fig. 1 ein Blockschaltbild eines erfindungsgemäßen Multi-Mode Speicherelementes mit zwei Steuerleitungen, Fig. 2 ein Blockschaltbild eines erfindungsgemäßen Multi-Mode Speicherelementes mit einer Steuerleitung, Fig. 3 ein Schaltbild einer ersten Ausgestaltung der gesteuerten Verknüpfungsschaltung des Multi-Mode Speicherelementes, Fig. 4 ein Schaltbild einer zweiten Ausgestaltung der gesteuerten Verknüpfungsschaltung des Multi-Mode Speicherelementes, Fig. 5 ein Schaltbild einer dritten Ausgestaltung der gesteuerten Verknüpfungsschaltung des Multi-Mode Speicherelementes, Fig. 6 ein Blockschaltbild zur Veranschaulichung der Anwendung des erfindungsgemäßen Multi-Mode Speicherelementes bei der Realisierung einer sequentiellen Schaltung, Fig. 7 einen Ausschnitt einer sequentiellen Schaltung mit erfindungs- gemäßen Multi-Mode Speicherelementen mit einer Steuerleitung zur Erläuterung der Funktionsweise im pseudo-zufalligen Testmode.

Fig. 8 einen Ausschnitt einer sequentiellen Schaltung mit erfindungsgemäßen Multi- Mode Speicherlementen mit einer Steuerleitung zur Erläuterung der Funktionsweise im Scan-Mode und parallelen Funktionsmode.

Fig. 1 zeigt ein Blockschaltbild eines erfindungsgemäßen Multi-Mode Speicherelementes mit zwei unterschiedlichen Steuerleitungen.

Der Data-in Eingang 1 ist mit dem Daten-Eingang des ersten Speicherelementes zur Speiche- rung von einem Bit SE1 3 verbunden. Der Ausgang des Speicherelementes zur Speicherung von einem Bit SE1 3 ist gleichzeitig mit dem ersten Eingang des Multiplexers MUX 5 und mit dem ersten Eingang der gesteuerten Verknüpfunsschaltung V 6 verbunden. Der Scan-in Ein- gang 2 ist mit dem Daten-Eingang des zweiten Speicherelementes zur Speicherung von einem Bit SE2 4 verbunden. Der Ausgang des zweiten Speicherelementes zur Speicherung von einem Bit SE2 4 ist gleichzeitig mit den jeweils zweiten Eingängen des Multiplexers MUX 5 und der gesteuerten Verknüpfungsschaltung V 6 verbunden.

An der Steuerleitung 9 des Multiplexers MUX 5 liegt das binäre Steuersignal Cl und an der Steuerleitung 10 der gesteuerten Verknüpfungsschaltung V 6 liegt das binäre Steuersignal C2 an.

Der Ausgang des Multiplexers MUX 5 ist mit dem Data-out Ausgang 7 verbunden, während der Ausgang der gesteuerten Verknüpfungsschaltung V 6 mit dem Scan-out Ausgang 8 verbun- den ist. Der Takteingang der beiden Speicherelemente zur Speicherung von einem Bit SE1 3 und SE2 4 ist in Figur 1 jeweils mit Ck markiert, die entsprechenden Leitungen für das Taktsi- gnal sind nicht eingezeichnet.

Fig. 2 zeigt ein Blockschaltbild eines erfindungsgemäßen Multi-Mode Speicherelementes mit einer binären Steuerleitung 11, die gleichzeitig sowohl den Multiplexer MUX 5 als auch die Verknüpfungsschaltung V 6 steuert.

Der Unterschied des in Figur 2 gezeigten Multi-Mode Speicherelementes von dem in Figur 1 gezeigten Multi-Mode Speicherelement besteht darin, daß bei dem in Figur 2 gezeigten Multi- Mode Speicherelement der Multiplexer MUX 5 und die gesteuerte Verknüpfunsschaltung V 6, die in Figur 1 mit zwei unterschiedlichen Steuerleitungen 9 und 10 verbunden sind, mit einer gemeinsamen Steuerleitung 11 verbunden sind. Ansonsten stimmen die Speicherelemente von Figur 1 und Figur 2 überein, was auch durch die gleiche Bezeichnung der gleichartigen Funkti- onseinheiten deutlich wird.

Fig. 3 zeigt eine erste Realisierung der gesteuerten Verknüpfungsschaltung V.

Der erste Eingang der Verknüpfungsschaltung V 6, der mit dem Ausgang des ersten Speicher- elementes zur Speicherung von einem Bit SE1 3 in Figur 1 verbunden ist, ist mit dem ersten Eingang eines UND-Gatters 12 verbunden, in dessen zweiten Eingang die das Steuersignal C2 tragende Leitung 10 geführt ist. Der Ausgang des UND-Gatters 12 ist in den ersten Eingang eines XOR-Gatters 13 geführt, dessen zweiter Eingang mit dem zweiten Eingang der Verknüp- fungsschaltung V 6 verbunden ist, der mit dem Ausgang des Speicherelementes zur Speiche- rung von einem Bit SE2 4 in Figur 1 verbunden ist. Der Ausgang des XOR-Gatters 13 ist mit dem Scan-out Ausgang 8 des Multi-Mode Speicherelementes in Figur 1 verbunden.

Nimmt das Steuersignal C2 den Wert logisch 1 an, dann werden die Signale an den Eingängen der Verknüpfunsschaltung V 6 durch das XOR-Gatter 13 logisch antivalent verknüpft.

Nimmt das Steuersignal C2 den Wert logisch 0 an, dann wird das Signal, das an dem zweiten Eingang der Verknüpfungsschaltung V6 anliegt, in dem XOR-Gatter 13 mit dem Wert 0 logisch verknüpft, so daß es unverändert an den Scan-out-Ausgang 8 der Verknüpfungsschal- tung 6 weitergeleitet wird.

Fig. 4 zeigt eine zweite Realisierung der gesteuerten Verknüpfungsschaltung V.

Der erste Eingang der Verknüpfungsschaltung V 6, der mit dem Ausgang des ersten Speicher- elementes zur Speicherung von einem Bit SE1 3 in Figur 1 verbunden ist, ist mit dem ersten Eingang eines XOR-Gatters 14 verbunden, dessen Ausgang mit dem l-Eingang eines Multi- plexers MUX 15 verbunden ist.

Der zweite Eingang der Verknüpfungsschaltung V 6, der mit dem Ausgang des zweiten Spei- cherelementes zur Speicherung von einem Bit SE2 4 in Figur 1 verbunden ist, ist sowohl mit dem zweiten Eingang des XOR-Gatters 14 als auch mit dem 0-Eingang des Multiplexers MUX 15 verbunden, dessen Ausgang mit dem Scan-out Ausgang 8 der Verknüpfungsschaltung 6 verbunden ist.

Nimmt das Steuersignal C2 den Wert logisch 1 an, dann werden die Signale an den Eingängen der Verknüpfungsschaltung V 6 durch das XOR-Gatter 14 logisch antivalent verknüpft und durch den Mutltiplexer MUX 15 auf den Scan-out Ausgang 8 geleitet.

Nimmt das Steuersignal C2 den Wert logisch 0 an, dann wird das Signal, das an dem zweiten Eingang von V 6 anliegt, direkt über den Multiplexer 15 an den Scan-out Ausgang 8 der Ver- knüpfungsschaltung 6 geleitet.

Man bemerkt, daß die Schaltungen von Figur 3 und 4 logisch gleichwertig oder äquivalent sind, obwohl sie sich strukturell unterscheiden.

Fig. 5 zeigt eine weitere mögliche Realisierung der gesteuerten Verknüpfungsschaltung V 6.

Der erste Eingang der Verknüpfungsschaltung V 6, der mit dem Ausgang des ersten Speicher- elementes zur Speicherung von einem Bit SE1 3 in Figur 1 verbunden ist, ist mit dem ersten Eingang eines UND-Gatters 16 und gleichzeitig in negierter Form mit dem ersten Eingang eines weiteren UND-Gatters 17 verbunden.

Der zweite Eingang der Verknüpfungsschaltung V 6, der mit dem Ausgang des zweiten Spei- cherelementes zur Speicherung von einem Bit SE2 4 in Figur 1 verbunden ist, ist mit dem zweiten Eingang des UND-Gatters 16, in negierter Form mit dem zweiten Eingang des UND- Gatters 17 und mit dem 0-Eingang des Multiplexers 19 verbunden, dessen Ausgang mit dem Scan-Ausgang 8 der Verknüpfungsschaltung V 6 verbunden ist. Der Ausgang des UND-Gat- ters 16 ist mit dem ersten Eingang des ODER-Gatters 18 verbunden, dessen Ausgang in den 1- Eingang des Multiplexers 19 geführt ist, dessen Steuereingang mit der das Steuersignal C2 tra- genden Steuerleitung 10 der Verknüpfungsschaltung V 6 verbunden ist.

Der Ausgang des UND-Gatters 17 ist mit dem zweiten Eingang des ODER-Gatters 18 verbun- den. Man bemerkt, daß für C2 = 1 die Verknüpfungsschaltung V 6 die logische Äquivalenzver- knüpfung der auf ihren mit den mit den Ausgängen der beiden Speicherelemente zur Speicherung von einem Bit SE1 3 und SE2 4 verbundenen Eingängen anliegenden Werte bildet und für C2 = 0 ihren zweiten, mit dem Speicherelement zur Speicherung von einem Bit SE2 4 verbundenen Eingang logisch mit ihrem Ausgang verbindet.

Die Äquivalenzverknüpfung ist dabei mit den Bauelementen UND, ODER und NEGATOR realisiert worden.

Fig. 6 veranschaulicht, wie die erfindungsgemäßen Multi-Mode Speicherelemente zur Reali- sierung einer sequentiellen Schaltung angewandt werden können. Dabei sind die Speicherele- mente zur Speicherung von einem Bit SE1 3 und SE2 4 in Fig. l als Flip-Flops FF1 21 und FF2 22 realisiert.

Die erfindungsgemäßen Multi-Mode Speicherelemente sind über ihre Scan-out Ausgänge 8 und ihre Scan-in Eingänge 2 zu einem Scan-Pfad verbunden, wie das im Entwurf sequentieller Schaltungen mit Scan-Pfad üblich ist und beispielsweise in Abramovici, M., Breuer, M. and Friedman, A.,"Digital System Testing and Testable Design", New York, Computer Science Press, 1990, beschrieben ist. Die Datenausgänge Data-out 7 der Multi-Mode Speicherelemente sind in die zugehörigen Eingänge der kombinatorischen Schaltung 20 geführt und die entspre- chenden Ausgänge der kombinatorischen Schaltung 20 sind mit den Data-in Eingängen 1 der zugehörigen Flip-Flops FF1 21 verbunden.

Sind die Werte der Steuersignale Cl und C2 so gewählt, daß der Ausgang des jeweils ersten Flip-Flops FF1 21 direkt mit dem Data-out Ausgang 7 verbunden ist, und dal3 der Ausgang des jeweils zweiten Flip-Flops FF2 22 direkt mit dem Scan-out Ausgang 8 verbunden ist, so wird von der Schaltung in Figur 6 eine normale Verarbeitung der Daten in den Flip-Flops FF1 21 und der kombinatorischen Schaltung 20 durchgeführt. Überraschenderweise können dann gleichzeitig zur normalen Funktionsweise der sequentiellen Schaltung, die durch die Flip- Flops FF1 21 und die kombinatorische Schaltung 20 realisiert wird, in die Flip-Flops FF2 22, die eine Kette bilden, Daten eingeschoben und Daten ausgeschoben werden, so daß durch die Flip-Flops FF2 22 gleichzeitig zur normalen Funktionsweise ein Scan-Pfad realisiert wird.

Man sieht unmittelbar, dal3 sich für verschiedene Werte der Steuersignale Cl und C2 verschie- dene Arbeitsweisen oder Modes ergeben, die für einen ausgebildeten Entwerfer unmittelbar verständlich sind, wie zum Beispiel eine normale Verarbeitung der Daten in den Flip-Flops FF1 21 und gleichzeitig eine Addition modulo 2 der Ausgänge der Flip-Flops FF1 21 und FF2 22.

Zur Verdeutlichung der Wirkungsweise des erfindungsgemäßen Speicherelementes im pseudo- zufälligen Test zeigt Figur 7 einen Ausschnitt einer sequentiellen Schaltung in einer speziellen Ausgestaltung der Erfindung. Für die Verknüpfunsschaltung V 6 ist die in Figur 3 dargestellte Realisierung gewählt worden. Wie in Figur 2 dargestellt, wird das erfindungsgemäße Speicher- element von nur einer Steuerleitung 11, die den Wert C führt, gesteuert. Als Speicherelemente zur Speicherung von einem Bit sind wieder Flip-Flops gewählt worden.

Der Ausgang des ersten Flip-Flops FF1 21 ist mit dem 0-Eingang des Multiplexer MUX 5 ver- bunden, so daß er für den Wert des Steuersignals C = 0 direkt mit dem Data-out Ausgang 7 ver- bunden ist. Der Ausgang der zweiten Flip-Flops FF2 22 ist mit dem l-Eingang des Multiplexers MUX 5 verbunden, so daß er für den Wert C = 1 des Steuersignals direkt mit dem Data-out Ausgang 7 verbunden ist. Figur 7 zeigt zwei aufeinanderfolgende, miteinander im Scan-Pfad unmittelbar verbundene Speicherelemente. Für den Wert des Steuersignals ist C = 1 gewählt. Die aktiven Datenpfade sind zum besseren Verständnis fett gezeichnet. Für diesen Wert des Steuersignals soll die Funktionsweise nun noch detaillierter erläutert werden.

Die zum betrachteten diskreten Zeitpunkt t in den zweiten Flip-Flops FF2 22 gespeicherten binären Werte liegen über die jeweiligen Multiplexer MUX 5 an den Eingängen der Kombina- torischen Schaltung 20 an. Sie werden in ihr in einem gewissen Zeitintervall dt verarbeitet und die durch die Kombinatorische Schaltung 20 verarbeiteten Daten werden in den ersten Flip- Flops FFl 21 im nächsten Takt gespeichert, wobei der Wert für dt allein durch die Kombinato- rik 20 und den Multiplexer 5 bestimmt ist.

Gleichzeitig wird der Wert, der in jeweils ersten Flip-Flop FF1 21 gespeichert ist, mit dem Wert, der in dem jeweils entsprechenden zweiten Flip-Flop FF2 22 gespeichert ist, in dem jeweiligen XOR-Gatter 13 in einem Zeitintervall dt'antivalent verknüpft und im nächsten Takt in dem im Scan-Pfad darauffolgenden zweiten Flip-Flop FF2 22 gespeichert.

Das Zeitintervall dt'ist durch die Gatterlaufzeiten des UND-Gatters 12 und des XOR-Gatters 13 bestimmt. Man kann davon ausgehen, daß das Zeitintervall dt'kleiner als das Zeitintervall dt ist, da die kombinatorische Schaltung 20 allgemein komplexer als eine Reihenschaltung eines UND-Gatters und eines XOR-Gatters sein wird.

Verbindet man den Scan-out Ausgang 8 des letzten Multi-Mode Speicherelementes im Scan- Pfad mit dem Scan-in Eingang 2 des ersten Multi-Mode Speicherelementes im Scan-Pfad, dann kann man in einfacher Weise einen prinzipiell bekannten pseudo-zufälligen zirkularen Selbsttest durchführen, wie er etwa in Krasniewski, A. and Pilarski, S.,"Circular Self-Test Path : A Low Cost BIST Technique for VLSI Circuits", IEEE Trans. CAD, Vol. 8,1989, pp. 46 -55, beschrieben ist.

Als wesentlichen Unterschied wird man aber bemerken, daß im Datenpfad während des pseudo-zufälligen Tests, hier vom zweiten Flip-Flop FF2 22 über den Multiplexer 5 und die kombinatorische Schaltung 20 zum ersten Flip-Flop FF1 21 kein zusätzliches XOR-Gatter ein- gefügt ist, so daß hier, im Unterschied zu bisher bekannten Möglichkeiten, ein pseudo-zufalli- ger Test der tatsächlichen Verzögerung möglich ist, obwohl ganz übliche Flip-Flops zum Auf- bau des effindungsgemäßen Multi-Mode Speicherelementes verwendet werden.

Zur Verdeutlichung der Wirkungsweise des erfindungsgemaben Multi-Mode Speicherelemen- tes im Scan-Mode und gleichzeitigem normalen Funktionsmode zeigt Fig. 8 den gleichen Aus- schnitt einer sequentiellen Schaltung wie in Fig. 7. Im Unterschied zu Fig. 7 ist in Fig. 8 der Wert des Steuersignales C = 0 gewählt worden. Die aktiven Datenpfade sind zum besseren Ver- ständnis wieder fett gezeichnet. Die zum betrachteten diskreten Zeitpunkt t in den Flip-Flops FF1 21 gespeicherten Werte werden im normalen Funktionsmode in der kombinatorischen Schaltung 20 verarbeitet und das Ergebnis wird im nächsten Takt wieder in den Flip-Flops FF1 21 gespeichert. Gleichzeitig werden die in den Flip-Flops FF2 22 gespeicherten Werte in die im Scan-Pfad jeweils benachbarten Flip-Flops FF2 22 geschoben, so daß das Einscannen der Werte in die Flip-Flops FF2 22 parallel zur normalen Funktion der sequentiellen Schaltung erfolgen kann.

Für einen ausgebildeten Entwerfer ist es klar, daß er als Speicherlemente zur Speicherung von einem Bit anstelle von Flip-Flops auch Latches verwenden kann.

Für einen ausgebildeten Entwerfer liegt es nahe, die erffindungsgemäße Schaltung des Multi- Mode Speicherlementes leicht zu modifizieren und an die verwendete Technologie anzupas- sen, wie das für jeden Schaltungsentwurf üblich ist.

So wird er die Bauelemente in einer bestimmten Bauelementebasis und Technologie ingenieur- gemäß realisieren, Steuersignale z. B. durch negierte Steuersignale ersetzten, etwa die Aus- gänge Data-out 7 und Scan-out 8 jeweils in einem zusätzlichen Latch, das beispielsweise mit einem nicht-überlappenden Taktsignal getaktet ist insbesondere dann zwischenspeichern, wenn die Speicherelemente zur Speicherung von einem Bit als Latches realisiert sind und etwa im Falle der Zwischenspeicherung der Ausgänge Data-out 7 und Scan-out 8 in jeweils einem Latch diese Latches in die Schaltungsoptimierung einbeziehen, wie das beim Entwurf von Schaltungen durch einen ausgebildeten Entwerfer üblich ist.