Multibit-Modulator mit digital stellbarer Pulsdauer

Die Erfindung betrifft einen Multibit-Modulator mit digital stellbarer Pulsdauer, insbesondere zur Anwendung in einem geschalteten Verstärker.

Geschaltete Leistungsverstärker, die mit Sigma-Delta-Modulatoren (SDM) angesteuert werden, werden als hocheffiziente Verstärker eingesetzt, beispielsweise bei Audioverstärkern oder bei Sendestationen für die Telekommunikation oder als Modulator einer Sendestufe.

Hierbei arbeitet wie in Fig. 1 gezeigt der SDM (103-106) als Umsetzer eines analogen Signals x(t) in eine binäres Signal y1(t), das zur Ansteuerung eines geschalteten Verstärkers (PA, 107) dient, dessen Ausgangssignal y2(t) nach einer Filterung (108) als y(t) eine verstärkte möglichst lineare Abbildung von x(t) bilden soll. Da der PA als Schaltverstärker normalerweise nur einen Eingang mit 1 Bit Datenbreite hat, wird das Digitalsignal des A/D-Wandlers (105) des Modulators (103-106) üblicherweise ein 1-Bit-Signal aus einem Komparator sein, das über einen D/A-Wandler (106) in einen Analogwert umgeformt und als Korrekturwert in die Regelschleife eingespeist wird. Damit können übertragungsfehler im Vorwärtspfad (104, 105) kompensiert werden, z. B. Quantisierungsfehler des ADC, so dass hier auch ein ADC mit geringer Auflösung eingesetzt werden kann. Weitergehende

Kompensation erreicht man, indem die Rückführung aus dem Analogsignal nach dem Leistungsverstärker oder dem nachfolgenden Rekonstruktionsfilter oder aus einer Nachbildung von PA und Filter erfolgt. Damit können übertragungsfehler in einem größeren Teil des Signalpfads kompensiert werden. Diese Rückkopplung kann zu sehr hoher Linearität des gesamten Systems führen, da Nichtlinearitäten im Vorwärtszweig bis zum Abgriff der Rückkopplung durch die Fehlerkorrektur in der Rückführung ausgeglichen werden können. Hierzu muss die Bandbreite der Regelschleife groß genug zur Nachregelung der Fehler des Signals sein. Wird ein solches System für ein hochfrequentes Signal x(t) verwendet, so muss die Taktfrequenz des Systems, die die Abtastrate des ADC und die Zeitbasis für das (hier wie üblich in Z-Transformation beschriebene) SDM- Filter H(z) (104) bestimmt, wesentlich höher sein als die höchste in x(t) vorkommende Signalfrequenz f_x_max. Damit f_x_max überhaupt in y1 (t) enthalten ist, muss die Taktrate f_clk des Taktsignals CIk mindestens 2* f_x_max sein (Nyquist-Kriterium). Erwünscht ist aber eine wesentlich höhere Abtastrate, damit x(t) zeitlich besser aufgelöst wird und der Fehler in y1 (t) und damit in y(t) geringer ist. Eine sehr hohe Taktfrequenz f_clk bringt jedoch mehrere Probleme mit sich:

Der SDM muss sehr hochfrequent arbeitende Komponenten enthalten, was seine Herstellung schwierig macht und zu hohem Stromverbrauch des SDM selbst führt, was den Wirkungsgrad des Systems verringert, besonders wenn die Sendeleistung des PA nur im Bereich unterhalb von 1 -10 Watt liegt, wie bei mobilen Geräten üblich.

Der PA muss Impulse der Breite 1/f_clk an y1(t) noch zu annähernd rechteckförmi- gem Ausgangssignal verarbeiten, das heißt, seine Bandbreite sollte wesentlich höher als f_clk sein (wünschenswert für gute Rechteckform und damit gute Effizienz wäre mindestens die 7. Oberwelle der Grundwelle f_clk noch zu verstärken, also >= 7*f_clk als Band- breite). Das ist eine Forderung, die oft über die Möglichkeiten der Halbleitertechnologie hinausgeht, beispielsweise wäre für f_x_max=2GHz ein Wert von f_clk=16*f_x_max technologisch derzeit gerade noch machbar, aber bereits eine Bandbreite von 1*f_clk = 32GHz wäre sehr schwer für einen PA zu realisieren, geschweige denn eine Bandbreite von 7*f_clk für eine gute Effizienz.

Daher erscheint es nach dem Stand der Technik problematisch, einen SDM für hohe Signalfrequenzen zu verwenden, trotz seiner attraktiven Eigenschaften wie sehr hoher Linearität und einer Effizienz von theoretisch bis zu 100%.

Abhilfe böte der Einsatz eines Multibit-SDM, bei dem das Signal y1(t) mehr als nur 1 Bit Breite aufwiese. Hier kann in einem Takt der Fehler genauer als mit 1 Bit Auflösung quantisiert und korrigiert werden, so dass eine geringere überabtastung nötig ist. Auch das ist aber problematisch:

- Zwar braucht der ADC (105) nicht sehr linear zu sein, weil der SDM dessen Fehler korrigieren kann, jedoch muss dazu der DAC (106) höher linear sein als die gewünschte Linearität des Gesamtsystems. Das erfordert einen sehr schnellen und linearen DAC, was technologisch aufwendig ist und viel Verlustleistung erfordert, wenn die Datenbreite mehr als 1 Bit sein soll.

- Das schwerwiegendste Problem dieses Ansatzes ist, dass dann ein geschalteter PA mit einem Eingang von mehr als 1 Bit Breite nötig ist. Zwar könnte man einen solchen PA bauen, jedoch ist dieser dann selbst ein schneller DAC, allerdings ein DAC mit hoher Ausgangsleistung und dadurch viel schwieriger mit hinreichender Linearität zu realisieren als der DAC (106) im SDM, weil er hohe Leistungen mit hoher Effizienz schalten soll, während beim DAC (106) im SDM der Wirkungsgrad weniger wichtig ist. Auch würden damit im PA mehrere Leistungstransistoren als Schalter sowie ein Zusammenführungs- glied (power combiner) benötigt, die die Kosten des PA erhöhen und dessen Wirkungsgrad herabsetzen.

Aufgabe der vorliegenden Erfindung ist es, einen verbesserten Sigma-Delta- Pulslängenmodulator und Verstärkerschaltung mit solch einem Sigma-Delta-Puls- längenmodulator zur Verfügung zu stellen.

Die vorliegende Erfindung überwindet die beschriebenen Nachteile, indem sie einen Multibit-Modulator mit M Bit Breite verwendet, bei dem der digitale Wertebereich von maximal 2 ^M Stufen statt in Amplitudenstufen in Zeitstufen umgesetzt wird, die die Dauer eines Ausgangsimpulses bestimmen. Da das Verhalten des erfindungsgemäßen Multibit- Modulators sowohl Eigenschaften eines SDM als auch eines Pulslängenmodulators (PLM) aufweist, wird hierfür im folgenden die Bezeichnung Sigma-Delta- Pulslängenmodulator (SDPLM) verwendet. Anstelle des Begriffs Pulslängenmodulator wird in dieser Anmeldung auch der Begriff Pulsweitenmodulator mit identischer Bedeutung verwendet.

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Die Aufgabe wird also durch einen Sigma-Delta-Pulslängenmodulator nach Anspruch 1 oder nach Anspruch 40 sowie eine Verstärkerschaltung nach Anspruch 47 gelöst. Die übrigen Ansprüche enthalten weitere Ausgestaltungen der Erfindung.

Gemäß einem ersten Aspekt der Erfindung umfasst der erfindungsgemäße Sigma-Delta- Pulslängenmodulator einen Signaleingang mit einer Differenzstufe, deren erstem Eingang ein analoges Eingangsignal zugeführt ist und der ausgebildet ist, ein der Differenz der an ihren Eingängen anliegenden Signale entsprechendes Differenzsignal zu erzeugen und auszugeben, einen Vorwärtsschleifenfilter zum Umsetzen des Differenzsignals in ein analoges Filterausgangssignal, das einen Signalwert hat, einen dem Vorwärts- schleifenfilter nachgeschalteten Analog-Digital-Wandler, der ausgebildet ist, das analoge Filterausgangssignal in ein digitales Wandler-Ausgangssignal umzusetzen, das zwei oder mehr parallele Bitkomponentensignale enthält, die in ihrer Gesamtheit einen digitalen Wert repräsentieren, der dem vom analogen Filterausgangssignal angenommenen Signalwert entspricht.

Weiterhin umfasst der erfindungsgemäße Sigma-Delta-Pulslängenmodulator einen digitalen Pulslängenmodulator, dem eingangsseitig das Wandlerausgangssignal zugeführt ist und der ausgebildet ist, das anliegende Wandlerausgangssignal in ein digitales Modulatorausgangssignal umzusetzen, das aus einem einzelnen Bitkomponentensignal besteht und das eine Signaldauer aufweist, die den digitalen Wert repräsentiert, der dem vom analogen Filterausgangssignal angenommenen Signalwert entspricht, und eine Rückkopplungsschleife, die ein vom Modulatorausgangssignal abhängiges analoges Rückkopplungssignal einem zweiten Eingang der Differenzstufe zurückführt.

Die Umsetzung in Zeitstufen erfolgt in bevorzugten Ausführungsbeispielen nichtlinear, um den Eigenschaften des PA besser gerecht zu werden.

Bevorzugt ist bei dem Sigma-Delta-Pulslängenmodulator die Rückkopplungsschleife das Modulatorausgangssignal über einen Digital-Analog-Wandler dem zweiten Eingang der Differenzstufe zurückführt. Dabei ist der Analog-Digital-Wandler ausgebildet, die Umsetzung des Filterausgangssignals mit einer von einem anliegenden ersten Taktsignal vorgebbaren ersten Taktfrequenz durchzuführen.

Weiter bevorzugt ist dem Sigma-Delta-Pulslängenmodulator über einen ersten Takteingang ein erstes Taktsignal mit einer ersten Taktfrequenz und über einen zweiten Takteingang ein zweites Taktsignal mit einer zweiten, gegenüber der ersten Taktfrequenz erhöhten Taktfrequenz zugeführt, wobei der Pulslängenmodulator einen mit dem ersten und

dem zweiten Takteingang verbundenen Zähler enthält, und der Pulslängenmodulator ausgebildet ist, bei jedem Taktereignis am ersten Takteingang den Zählerstand des Zählers von einem vorgegebenen Ausgangswert auf den digitalen Wert zu setzen, der dem vom analogen Filterausgangssignal angenommenen Signalwert entspricht, den digitalen Wert für eine dem digitalen Wert entsprechende Anzahl Taktperioden der zweiten Taktfrequenz zu halten und anschließend auf einen Ausgangswert zurückzusetzen.

In einer weiteren Ausgestaltung ist Sigma-Delta-Pulslängenmodulator ausgebildet, das Modulatorausgangssignal mit einer Signaldauer zu erzeugen und auszugeben, die in einem nichtlinearen Verhältnis zum digitalen Wert des Filterausgangssignals steht.

Weiterhin ist in dem Sigma-Delta-Pulslängenmodulator dem Analog-Digital-Wandler ein Kodierer nachgeschaltet, der ausgebildet ist, das Wandlerausgangssignal in ein durch eine nicht-lineare Abbildungsvorschrift beschreibbares kodiertes Wandlerausgangssignal umzusetzen. Dabei ist der Kodierer integrierter Bestandteil des Sigma-Delta-Pulslängen- modulators.

Der Sigma-Delta-Pulslängenmodulator ist bevorzugt weiterhin ausgebildet, anhand des kodierten Wandlerausgangssignals ein Modulatorausgangssignal zu erzeugen und auszugeben mit einer jeweiligen Signaldauer, die in einem nichtlinearen Verhältnis zum digitalen Wert des Filterausgangssignals steht und die oberhalb einer vorbestimmten, vom geschalteten Verstärker abhängigen Mindestsignaldauer liegt, und mit einem zeitli- chen Signalabstand zwischen aufeinanderfolgenden entgegengesetzten Signalflanken zweier zeitlich direkt benachbarter Modulatorausgangssignale, der oberhalb eines vorbestimmten, vom geschalteten Verstärker abhängigen zeitlichen Mindestsignalabstandes liegt.

Der Kodierer des Sigma-Delta-Pulslängenmodulators enthält bevorzugt eine Look-up- Tabelle (LUT), die den möglichen Werten des Wandlerausgangssignals je ein kodiertes Wandlerausgangsignal zuordnet. Dabei umfasst die Bitbreite des kodierten Wandlerausgangssignals eine größere Bitbreite als die Bitbreite des Wandlerausgangssignals. Der Kodierer ist weiter bevorzugt ausgebildet, die Abbildungsvorschrift zur Erzeugung des kodierten Wandlerausgangssignals im Betrieb zu ändern.

Der Sigma-Delta-Pulslängenmodulator umfasst weiterhin bevorzugt ein digital stellbares Verzögerungselement, welches aus einem anliegenden ersten Signal ein zweites Signal mit einer stellbaren Verzögerung gegenüber dem ersten Signal erzeugt, und eine digitalen Schaltung, die das erste und das zweite Signal so verknüpft, dass an ihrem Ausgang

ein drittes Signal anliegt, dessen Pulsdauer von der Verzögerung zwischen dem ersten und zweiten Signal abhängt. Dabei enthält die digitale Schaltung ein RS-Flipflop, das durch das erste Signal gesetzt und durch das zweite Signal rückgesetzt wird, und an dessen Ausgang das dritte Signal abgreifbar ist.

Das digital stellbare Verzögern ngselement des Sigma-Delta-Pulslängenmodulators enthält eine Anzahl parallelgeschalteter Verzögerungselemente mit unterschiedlichen festen Verzögerungen, denen das erste Signal zugeführt ist, und einen den Verzögerungselementen nachgeschalteten Multiplexer, der ausgebildet ist, an seinem Ausgang in Abhängigkeit vom Wert des kodierten Wandlerausgangssignals jeweils eines der verzö- gerten ersten Signale als das zweite Signal auszugeben.

Weiterhin umfasst das digital stellbare Verzögerungselement des Sigma-Delta- Pulslängenmodulators vorzugsweise eine Delay-Locked-Loop (DLL), die ausgebildet ist, dem ihr eingangsseitig zugeführten ersten Signal parallel die Anzahl unterschiedlicher fester Verzögerungen aufzuprägen und die unterschiedlich verzögerten ersten Signale an einer entsprechenden Anzahl paralleler Signalausgänge bereitzustellen, und einen den Verzögerungselementen nachgeschalteten Multiplexer, der ausgebildet ist, an seinem Ausgang in Abhängigkeit vom Wert des kodierten Wandlerausgangssignals jeweils eines der verzögerten ersten Signale als das zweite Signal auszugeben.

Der Kodierer des Sigma-Delta-Pulslängenmodulators ist weiter bevorzugt ausgebildet, sowohl den Zeitpunkt der steigenden Flanke als auch der fallenden Flanke des Modulatorausgangssignals in Abhängigkeit vom Eingangssignal des Kodierers zu verändern. Dabei ist der Kodierer vorzugsweise ausgebildet, die Pulsdauer des Modulatorausgangssignals in Abhängigkeit vom Eingangssignal des Kodierers zu verändern und gleichzeitig die Phase des Modulatorausgangssignals in Bezug auf den für die Rückkopplungsschlei- fe des Sigma-Delta-Pulslängenmodulators wirksamen Takt, z. B. auf den Takt des Ana- log-Digital-Wandlers, bis auf einen verbleibenden Restfehler der Phase konstant zu halten.

In einer alternativen Ausführungsform der Erfindung ist dem ersten Eingang der Differenzstufe des Sigma-Delta-Pulslängenmodulators ein Eingangs-Digital-Analog-Wandler vorgeschaltet, der ausgebildet ist, ein an seinem Eingang anliegendes digitales Eingangssignal in das analoge Eingangssignal umzusetzen.

Dabei ist dem von einem das digitale Eingangssignal bestimmenden digitalen Eingangssignalvektor mit einem digitalen Eingangs-Amplitudensignal und entweder einem digitalen

Eingangs-Phasensignal oder einem digitalen Eingangs-Frequenzsignal das digitale Eingangs-Amplitudensignal der Differenzstufe und das andere der beiden digitalen Signale des Eingangssignalvektors einem Taktgenerator zugeführt, der ausgebildet ist, aus diesem anderen der beiden digitalen Signale des Eingangssignalvektors ein Taktsignal abzuleiten, das dem Sigma-Delta-Pulslängenmodulator zugeführt ist.

In einer anderen Ausgestaltung der alternativen Ausführungsform der Erfindung ist dem von einem das digitale Eingangssignal bestimmenden digitalen Eingangssignalvektor mit einem digitalen Eingangs-Amplitudensignal und einem digitalen Eingangs-Frequenzsignal das digitale Eingangs-Amplitudensignal der Differenzstufe und das digitale Eingangs- Frequenzsignal einem Taktgenerator zugeführt, der ausgebildet ist, aus dem Eingangs- Frequenzsignal ein Taktsignal abzuleiten, das dem Analog-Digital-Wandler und dem Sigma-Delta-Pulslängenmodulator zugeführt ist.

Die Frequenz des für die Rückkopplungsschleife des Sigma-Delta-Pulslängenmodulators wirksamen Taktsignals, z. B. des Takts des Analog-Digital-Wandlers, ist gemäß der alternativen Ausführungsform der Erfindung dabei zeitlich veränderlich und wird aus den momentanen Eigenschaften des Eingangssignals des Sigma-Delta- Pulslängenmodulators, z. B. aus dem zeitlichen Abstand zweier benachbarter gleichsinniger Nulldurchgänge, durch einen zeitlich veränderlichen Taktgenerator gebildet. Dabei wird die Frequenz des Taktsignals vorzugsweise durch einen Frequenzvervielfacher gebildet.

Gemäß einer weiteren alternativen Ausführungsform der Erfindung umfasst der Sigma- Delta-Pulslängenmodulator einen Signaleingang mit einer digitalen Differenzstufe, deren erstem Eingang ein digitales Eingangsignal zugeführt ist und die ausgebildet ist, ein der Differenz der an ihren Eingängen anliegenden digitalen Signale entsprechendes digitales Differenzsignal zu erzeugen und auszugeben, ein digitales Vorwärtsschleifenfilter zum Umsetzen des Eingangssignals in ein digitales Filterausgangssignal, das zwei oder mehr parallele Bitkomponentensignale enthält, die in ihrer Gesamtheit einen digitalen Wert repräsentieren, der dem vom digitalen Filterausgangssignal angenommenen Signalwert entspricht und einen digitalen Pulslängenmodulator, dem eingangsseitig das digitale Filterausgangssignal zugeführt ist und der ausgebildet ist, das anliegende Filterausgangssignal in ein digitales Modulatorausgangssignal umzusetzen, das aus einem einzelnen Bitkomponentensignal besteht und das eine Signaldauer aufweist, die von dem Signalwert des digitalen Filterausgangssignals abhängig ist.

Weiterhin umfasst der Sigma-Delta-Pulslängenmodulator eine Rückkopplungsschleife, die ein vom digitalen Filterausgangssignal abhängiges digitales Rückkopplungssignal einem zweiten Eingang der Differenzstufe zurückführt, bei dem von einem das digitale Eingangssignal bestimmenden digitalen Eingangssignalvektor mit einem digitalen Ein- gangs-Amplitudensignal und entweder einem digitalen Eingangs-Phasensignal oder einem digitalen Eingangs-Frequenzsignal das digitale Eingangs-Amplitudensignal der Differenzstufe und das andere der beiden digitalen Signale des Eingangssignalvektors einem Taktgenerator zugeführt ist, der ausgebildet ist, aus diesem anderen der beiden digitalen Signale des Eingangssignalvektors ein Taktsignal abzuleiten, das dem Pulslän- genmodulator zugeführt ist.

Dabei ist das digitale Vorwärtsschleifenfilter des Sigma-Delta-Pulslängenmodulators ein D-Flipflop, dessen D-Eingang das digitale Differenzsignal zugeführt ist, und dessen Enable-Eingang das Taktsignal des Taktgenerators zugeführt ist.

Der Sigma-Delta-Pulslängenmodulator ist vorzugsweise ausgebildet, das Modulatoraus- gangssignal mit einer Signaldauer zu erzeugen und auszugeben, die in einem nichtlinearen Verhältnis zum digitalen Wert des Filterausgangssignals steht.

Dem Vorwärtsschleifenfilter des Sigma-Delta-Pulslängenmodulators ist vorzugsweise ein Kodierer nachgeschaltet, der ausgebildet ist, das Filterausgangssignal in ein durch eine nicht-lineare Abbildungsvorschrift beschreibbares Wandlerausgangssignal-Kodiereraus- gangssignal umzusetzen. Dabei ist der Kodierer integrierter Bestandteil des Sigma-Delta- Pulslängenmodulators. Das Kodiererausgangssignal ist dabei vorzugsweise auf den zweiten Eingang der digitalen Differenzstufe zurückgeführt.

In einer weiteren Ausführungsform ist das Kodiererausgangssignal auf den Eingang einer digitalen Nachbildung eines dem Sigma-Delta-Pulslängenmodulator nachgeschalteten Schaltverstärkers und/oder Rekonstruktionsfilters geführt und vom Ausgang dieser digitalen Nachbildung auf den zweiten Eingang der digitalen Differenzstufe zurückgeführt.

Gemäß einem weiteren Aspekt der Erfindung umfasst die Verstärkerschaltung einen Signaleingang, dem ein Sigma-Delta-Pulslängenmodulator gemäß der vorstehenden Beschreibung nachgeschaltet ist, einen digital geschalteten Verstärker, der mit dem Ausgangssignal des Sigma-Delta-Pulslängenmodulators angesteuert wird und der ausgebildet ist, das Ausgangssignal des Sigma-Delta-Pulslängenmodulators zu verstärken und als Verstärkerausgangssignal auszugeben. Weiterhin umfasst die Verstärkerschaltung ein Rekonstruktionsfilter, dem das Verstärkerausgangssignal zugeführt ist und das

ausgebildet ist, das Verstärkerausgangssignal derart zu filtern, das am Ausgang des Rekonstruktionsfilters ein analoges Ausgangssignal anliegt, das gegenüber dem am Signaleingang anliegenden Eingangsignal verstärkt ist.

Dabei führt die Rückkopplungsschleife der Verstärkerschaltung bevorzugt ein vom Ver- stärkerausgangssignal abgeleitetes Rückkopplungssignal über einen Digital-Analog- Wandler dem zweiten Eingang der Differenzstufe zurück.

In einer Ausführungsform der Erfindung führt die Rückkopplungsschleife der Verstärkerschaltung ein vom analogen Ausgangssignal des Rekonstruktionsfilters abgeleitetes Rückkopplungssignal dem zweiten Eingang der Differenzstufe direkt zurück.

Das Rückkopplungssignal wird dabei vorzugsweise mittels einer kapazitiven oder induktiven Kopplung von einem Anschluss im digital geschalteten Verstärker oder Rekonstruktionsfilter abgeleitet.

In einer weiteren Ausführungsform der Erfindung sind in der Verstärkerschaltung der geschaltete Verstärker und das Rekonstruktionsfilter nicht monolithisch mit dem Sigma- Delta-Pulslängenmodulator integriert, sondern bilden davon getrennte Schaltungsbausteine. Weiterhin ist die Rückkopplungsschleife mit dem Sigma-Delta-Pulslängenmodulator monolithisch integriert und enthält eine erste Nachbildungsschaltung des geschalteten Verstärkers, die ausgebildet ist, im Betrieb der Verstärkerschaltung das Verhalten des geschalteten Verstärkers herunterskaliert nachzubilden, sowie eine zweite Nachbildungs- Schaltung, die ausgebildet ist, im Betrieb der Verstärkerschaltung das Verhalten des Rekonstruktionsfilters herunterskaliert nachzubilden.

Dabei können die erste und die zweite Nachbildungsschaltungen in einer gemeinsamen Nachbildungsschaltung zusammengefasst sein. Die erste und die zweite Nachbildungsschaltungen bzw. die gemeinsame Nachbildungsschaltung sind vorzugsweise digitale Schaltungen.

Weiter bevorzugt ist in der Verstärkerschaltung der Sigma-Delta-Pulslängenmodulator ausgebildet, das Modulatorausgangssignal mit einer Signaldauerabstufung zwischen benachbarten Signalwerten zu erzeugen, wobei eine Stufe der Signaldauerabstufung kleiner ist als eine minimale Verzögerungszeit einer aktiven Verstärkerstufe.

Nachfolgend werden weitere Ausführungsbeispiele anhand der Figuren erläutert. Soweit die Figuren Verstärkerschaltungen mit einem Sigma-Delta-Pulslängenmodulator zeigen,

versteht es sich, dass die jeweilige Ausführungsform des Sigma-Delta- Pulslängenmodulators auch in Verbindung mit anderen Schaltungskomponenten zur Realisierung einer anderen Funktion als der eines Verstärkers kombiniert werden kann.

Es zeigen:

Fig. 1 Blockschaltbild einer Verstärkerschaltung mit einem Sigma-Delta-Modulator

(SDM) und einer analogen Eingangsschnittstelle (Stand der Technik),

Fig. 2a Blockschaltbild einer Verstärkerschaltung mit einem ersten Ausführungsbeispiel eines erfindungsgemäßen Sigma-Delta-Pulslängenmodulators und einer analogen Eingangsschnittstelle,

Fig. 2b Blockschaltbild einer Verstärkerschaltung nach Fig. 2a mit einer zweiten Ausführungsvariante des erfindungsgemäßen Sigma-Delta-Pulslängenmodulators mit veränderter Rückkopplung,

Fig. 2c Blockschaltbild einer dritten Ausführungsvariante einer Verstärkerschaltung nach Fig. 2a mit einer dritten Ausführungsvariante des erfindungsgemäßen Sigma-Delta- Pulslängenmodulators mit veränderter Rückkopplung,

Fig. 2d Blockschaltbild einer vierten Ausführungsvariante einer Verstärkerschaltung nach Fig. 2a mit einer vierten Ausführungsvariante des erfindungsgemäßen Sigma-Delta- Pulslängenmodulators mit veränderter Rückkopplung,

Fig. 3 Blockschaltbild einer Verstärkerschaltung nach Fig. 2a zusätzlich mit einem Kodierer im Signalpfad des erfindungsgemäßen Sigma-Delta-Pulslängenmodulators,

Fig. 4a Blockschaltbild eines digital steuerbaren Pulsweitenmodulators (DPWM),

Fig. 4b Schaltungsbeispiel eines DPWM nach Fig. 4a,

Fig. 5a Blockschaltbild einer weiteren Ausführungsform eines DPWM,

Fig. 5b Blockschaltbild einer zweiten Variante eines DPWM gemäß Fig. 5a,

Fig. 5c Blockschaltbild einer dritten Variante eines DPWM gemäß Fig. 5a,

Fig. 6a Beispiel einer Kette von nichtlinearen Verstärkerstufen einer herkömmlichen Delay-Locked Loop (DLL),

Fig. 6b eine Kette von nichtlinearen Verstärkerstufen nach Fig. 6a, in der parallel zu jeder Verstärkerstufe mehrere in Reihe geschaltete passive Verzögerungselemente geschaltet sind,

Fig. 6c eine Kette von nichtlinearen Verstärkerstufen nach Fig. 6b, in der die Paral- lelschaltung der zu jeder Verstärkerstufe in Reihe geschalteten passiven Verzögerungselemente aufgetrennt ist,

Fig. 6d eine Kette von nichtlinearen Verstärkerstufen nach Fig. 6c, in der die Ketten der passiven Verzögerungselemente verlängert sind,

Fig. 7 Blockschaltbild einer Verstärkerschaltung nach Fig. 3, wobei der erfindungs- gemäße Sigma-Delta-Pulslängenmodulator zusätzlich mit einem zeitlich veränderlichen Taktgenerator versehen ist,

Fig. 8 Diagramm von Ausgangssignalverläufen einer DLL mit 16 Ausgängen,

Fig. 9 Diagramm von Ausgangssignalverläufen eines DPWM gemäß Fig. 7 bei

Verwendung einer DLL mit 16 Ausgängen,

Fig. 10 Schaltung mit einem Multiplexer eines DPWM und einem flankengesteuerten RS-Flipflop,

Fig. 11 Blockschaltbild einer Verstärkerschaltung nach Fig. 7, wobei der erfindungsgemäße Sigma-Delta-Pulslängenmodulator zusätzlich mit einem Frequenzteiler versehen ist,

Fig. 12 Schaltung mit einem Multiplexer eines DPWM, einem flankengesteuerten RS-Flipflop und einer modifizierten Look-up-Tabelle (LUT),

Fig. 13 Diagramm von Ausgangssignalverläufen eines DPWM gemäß den Fig. 11 und 12 bei Verwendung einer DLL mit 16 Ausgängen,

Fig. 14 Blockschaltbild einer Verstärkerschaltung mit einer ersten alternativen Ausführungsform eines erfindungsgemäßen Sigma-Delta-Pulslängenmodulators und einer digitalen Eingangsschnittstelle,

Fig. 15 Schaltung mit einem Frequenz-Synthesizers, einem Multiplexer eines DPWM und einem flankengesteuerten Flipflop,

Fig. 16 Blockschaltbild einer Verstärkerschaltung mit einer zweiten alternativen Ausführungsform eines erfindungsgemäßen Sigma-Delta-Pulslängenmodulators und einer digitalen Eingangsschnittstelle,

Fig. 17 Blockschaltbild einer Verstärkerschaltung mit einer dritten alternativen Ausführungsform eines erfindungsgemäßen Sigma-Delta-Pulslängenmodulators und einer digitalen Eingangsschnittstelle,

Fig. 18 Blockschaltbild einer Verstärkerschaltung mit einer vierten alternativen Ausführungsform eines erfindungsgemäßen Sigma-Delta-Pulslängenmodulators und einer digitalen Eingangsschnittstelle.

Ein erstes Ausführungsbeispiel einer Verstärkerschaltung mit einem erfindungsgemäßen Sigma-Delta-Pulslängenmodulator ist in Fig. 2a schematisch anhand eines Blockdiagramms dargestellt. Gegenüber Fig. 1 ist hier eine Komponente hinzu gekommen: Ein digital steuerbarer Pulsweitenmodulator (DPWM, 201 ) erzeugt aus einem Binärsignal yd(t) mit M1 Bit Breite, also mit M1 parallelen Bitkomponentensignalen, die eine Ganz- zahl mit einem Wertebereich von Z1 Werten repräsentieren mit Z1 < 2 ^M1 , ein Ausgangssignal y1 (t) mit 1 Bit Breite, wobei die Pulsweite (die Dauer der aktiven Phase des Signals, also die Zeitspanne einer Taktperiode, in der zusammenhängend y1(t)='1 ' ist, auch als Pulsdauer, Signaldauer bezeichnet) von y1(t) anders als bei Fig. 1 nicht konstant ist, sondern durch den Zahlenwert von yd(t) zeitlich veränderlich bestimmt wird. Wird der Beginn der Pulsdauer durch einen Takt definiert, so ändert sich der Pulsabstand (die Dauer der Pause zwischen den Pulsen) entgegengesetzt zur Pulsdauer: kleinere Pulsdauer führt zu größerem Pulsabstand.

Dies kann beispielsweise mit Hilfe eines Zählers geschehen, der bei jedem Takt CIk der Frequenz f_clk den Eingangswert yd(t) übernimmt und für yd(t) Takte der Frequenz Clk2 den Ausgangswert auf ,1 ' setzt, und ihn dann auf ,0' setzt bis zum nächsten Takt CIk. Damit wird der binäre Vektor an yd(t) als positive Ganzzahl mit Z1 möglichen Werten interpretiert, die die Pulsdauer vorgibt. Sollen alle 2 ^M1 maximal möglichen binären Werte von yd(t) jeweils genau einer Pulsdauer entsprechen (eineindeutige Abbildung), so muss im genannten Fall der Realisierung durch einen Zähler die Frequenz f_clk2 mindestens um den Faktor 2 ^M1 höher sein als f_clk.

Die Funktionsweise des Systems in Fig. 2a ähnelt der des Systems in Fig. 1 mit einem 1- Bit-ADC in Fig. 1 , führt jedoch zu höherer Linearität. In Fig. 2 hat der ADC zwar M1>1 Bit Breite (z.B. 5 Bit statt 1 Bit in Fig. 1 ), aber y1(t) ist ebenfalls ein 1 Bit breites Signal, und

der DAC kann ein 1-Bit-DAC sein und der PA ein 1 -Bit-PA, was deren Linearitätsforde- rung wesentlich leichter erfüllbar macht als bei einem Multi-Bit-DAC bzw. Multi-Bit-PA.

Im Unterschied zu Fig. 1 ist die momentane Pulsweite y1(t) veränderlich und wird von der durch die M1 Bit des Multi-Bit-Signals yd(t) am Ausgang des ADC gebildeten Ganzzahl mit Z1 möglichen Werten direkt bestimmt. Das ist im Fall eines linearen Zählers im DPWM eine lineare Repräsentation von yd(t) durch die Pulsdauer von y1(t) und damit eine bessere Nachbildung des Signals als eine 1 -Bit-Quantisierung, was einer geringen Verzerrung entspricht.

Somit ist der SDPLM in Fig. 2a ein Multibit-SDM, bei dem der Multibit-Wert yd(t) linear durch die Pulsdauer repräsentiert wird. Bereits das ist eine erfindungsgemäße Erweiterung eines SDM. Sie erlaubt eine höhere Auflösung in der SDM-Schleife ohne einen höheren Takt für den ADC zu benötigen. Sie erlaubt weiterhin die Verwendung eines 1- Bit-DAC, der damit sehr linear sein kann. Sie erlaubt ferner in einer Verstärkerschaltung die Verwendung eines herkömmlichen PA mit 1 Bit Eingangsbreite und relativ niedriger Schaltfrequenz f_clk « f_clk2. Von der Wirkung her ist dieses System ein SDM mit zusätzlichen Eigenschaften eines bekannten Pulslängenmodulators (PLM), also ein hybrides System mit Kennzeichen von SDM und PLM. Es verbindet die Vorteile eines SDM (Fehlerrückkopplung und damit Linearisierung der Komponenten im Vorwärtszweig) mit denen eines PLM (feinere zeitliche Quantisierung als 1/f_clk, geringere Verlustleis- tung als ein mit f_clk2 betriebener SDM).

Eine weitere vorteilhafte Variante davon zeigt Fig. 2b: Hier betrifft die Fehlerrückkopplung und damit Linearisierung nicht nur den ADC, sondern auch den PA, indem die Rückkopplung nach dem PA abgegriffen wird, z.B. über eine lose Kopplung (210), die dem PA nur sehr wenig Ausgangsleistung entnimmt. Der DAC (106) kann dann entfallen.

Auch das Rekonstruktionsfilter (108) kann mit in die Fehlerrückkopplung einbezogen und linearisiert werden, wie in Fig. 2c angedeutet.

Die Varianten in Fig. 2c und 2d haben eine Rückkopplungsschleife, die von Schleifenfilter (104), ADC (105) und DPWM (201 ) über PA (107) und Rekonstruktionsfilter (108) zurück zum Summationspunkt (103) und Schleifenfilter (104) verläuft. Während Summations- punkt (103), Schleifenfilter (104), ADC (105) und DPWM (201 ) alle noch relativ leicht integrierbar sind, ist es der PA (107) nur selten (bei kleinen Leistungen) und das Rekonstruktionsfilter (108) nach derzeitigem Stand der Technik fast nie. So umfasst die Rückkopplungsschleife in Fig. 2c und 2d mehrere Komponenten außerhalb einer integrierten

Schaltung, die mitsamt ihrer Verbindungstechnik erheblich größere Abmessungen haben als eine integrierte Schaltung mit Summationspunkt (103), Schleifenfilter (104), ADC (105) und DPWM (201 ) und daher geometrisch und elektrisch relativ lange Signalwege benötigen. Das kann zu Problemen im der Rückkopplungsschleife führen, vor allem deren Stabilität beeinträchtigen, gerade beim Einsatz für hohe Signalfrequenzen, wo Signallaufzeiten stark ins Gewicht fallen können.

Daher wird in Fig. 2d eine weitere erfindungsgemäße Variante vorgeschlagen, bei der die gesamte Rückkopplungsschleife innerhalb einer monolithisch integrierten Schaltung (220) verläuft. Hierfür werden zusätzliche Komponenten eingeführt: Ein Nachbildungs-PA (207) bildet den PA (107) in seinem Verhalten in möglichst linearer Skalierung nach, und ein Nachbildungs-Rekonstruktionsfilter (208) bildet das Rekonstruktionsfilter (108) in seinem Verhalten in möglichst linearer Skalierung nach. Ist der PA (107) beispielsweise ein großer geschalteter MOS-Transistor mit 40 V Betriebsspannung als externes Bauelement mit einem aus Draht gewickelten Ausgangsübertrager am Drain, so kann der Nachbildungs-PA (207) beispielsweise ein wesentlich kleinerer geschalteter MOS- Transistor mit 2.5 V Betriebsspannung als monolithisch integriertes Bauelement mit einem monolithisch integrierten Ausgangsübertrager am Drain sein.

Der Nachbildungs-PA (207) kann aber auch eine ganz andere Struktur haben als der PA (107), die nur von außen gesehen (als Blackbox) sich in linearer Skalierung annähernd wie der PA (107) verhält, aber in maßstäblicher Verkleinerung, so dass eine monolithische Integration möglich ist, also z. B. mit 10 mA Drainstrom statt 10 Ampere.

Ebenso kann das Nachbildungs-Rekonstruktionsfilter (208) eine ganz andere Struktur haben als das Rekonstruktionsfilter (108), die nur von außen gesehen (als Blackbox) sich in linearer Skalierung annähernd wie das Rekonstruktionsfilter (108) verhält, aber in maßstäblicher Verkleinerung, so dass eine monolithische Integration möglich ist. Auf diese Weise werden Verzögerungen durch lange Signalwege in der gesamten Rückkopplungsschleife vermieden, und eine höhere Stabilität eines SDPLM bzw. eine höhere maximale Signalfrequenz kann erreicht werden.

Diese erfindungsgemäßen Lösungen mit dem gemeinsamen Ansatz einer Multi-Bit- Realisierung eines SDPLM durch Pulslängenmodulation stellen bereits eine Verbesserung gegenüber einem Pulslängenmodulator (PLM) und auch einem SDM dar. Jedoch haben sie noch einen gemeinsamen Nachteil, der für PLM typisch ist: Sehr kleine Werte yd(t) ungleich 0, aber nahe 0, erzeugen Impulse sehr kurzer Dauer (sehr kurzzeitige

Werte von ,1 ' am Eingang des PA, minimal mit der Dauer 1/f_clk2). Diese sind wie oben beschrieben ein schwer lösbares Problem für die Effizienz und Bandbreite des PA, da ein realer PA nur Impulse endlicher Dauer erzeugen kann. Analog können sehr große Werte yd(t) nahe an 2 ^M1 zu Impulspausen sehr kurzer Dauer führen, also dasselbe Problem in invertierter Richtung (sehr kurzzeitige Werte von ,0' am Eingang des PA).

Diesen Nachteil überwindet eine weitere erfindungsgemäße Verbesserung, indem das Ausgangssignal des ADC auf nichtlineare Weise so zur Steuerung der Pulsdauer verwendet wird, dass Pulsdauern mit ,0' bzw. ,1 ' unterhalb einer Mindestdauer t_min_0 bzw. t_min_1 nicht vorkommen. Im einfachsten Fall werden diejenigen ADC-Ausgangswerte yd(t), die zu kurze Pulsdauern (t(y1(t)=T) < t_min_1 ) zur Folge hätten, einfach zu 0 gesetzt und damit der kurze Puls unterdrückt; analog werden zu kurze Pulspausen ebenfalls durch Setzen des Einganges des DPWM auf den Maximalwert und damit Ausgabe einer dauernden ,1 ' am Ausgang des DPWM ebenfalls unterdrückt. Im allgemeinen Fall werden die ADC-Ausgangswerte yd(t) so auf die Eingangswerte des DPWM ye(t) abge- bildet, dass der DPWM keine Eingangswerte erhält, die für den PA zu kurze Pulsdauern bzw. Pulspausen zur Folge hätten.

Fig. 3 stellt hierfür stellvertretend für zahlreiche mögliche Realisierungsformen ein exemplarisches Ausführungsbeispiel dar. Hier wird wieder von der Rückführung des DPLM vor dem PA wie in Fig. 2a ausgegangen. Die weiteren in Fig. 2b bis 2d symbolisch angedeuteten Rückführungsvarianten können auch verwendet werden, wurden aber zur Vereinfachung hier nicht dargestellt. Eine weitere zusätzliche Komponente, ein Kodierer (302), beispielsweise eine Look-up-Tabelle (LUT), setzt das M1 Bit breite Ausgangssignal des A/D-Wandlers (ADC) um in ein nun M2 Bit breites Eingangssignal des DPWM, wobei die neue Bitbreite M2 gleich oder ungleich zu M1 sein kann. Selbst bei gleicher Bitbreite M2=M1 kann der ganzzahlige Wertebereich der Ausgangswerte ye(t) des Kodierers (302) von Z2 möglichen Werten gleich oder ungleich zum ganzzahligen Wertebereich der Eingangswerte yd(t) des Kodierers (302) von Z1 möglichen Werten sein. Der Vorteil dieser zusätzlichen Komponente ist, dass nun eine beliebige Abbildung der Eingangswerte yd(t) des Kodierers (302) in Ausgangswerte ye(t) des Kodierers (302) erlaubt. Im einfachsten Fall kann dieser Kodierer (302) folgende Funktion haben:

I 0 für yd(t) < ydO ye(t) = I yd(t) für ydO <= yd(t) <= yd1 (1 )

I yejnax für yd(t) > yd1

Hierbei ist vorausgesetzt, dass der DPWM so beschaffen ist, dass er bei einem Eingangswert ye(t)=O eine Pulsdauer von 0 ausgibt, also diesen Puls unterdrückt, und bei einem Eingangswert ye(t)=ye_max eine Pulsdauer von 1/f_clk ausgibt, also diesen Puls für die gesamte Zyklusdauer von 1/f_clk auf ,1 ' setzt, also die Pulspause unterdrückt. Dies kann z. B. erreicht werden, wenn der DPWM einen Zähler enthält, der nach jedem neuen Takt an CIk den mit jedem Takt an Clk2 inkrementierten Zählstand auf 0 rücksetzt und den Ausgang des DPWM so lange auf ,1 ' hält, wie der Zählstand kleiner als der Eingangswert des DPWM ist, und ye_max größer als der maximal in einer Taktperiode von CIk erreichbare Zählstand ist.

Ein Beispiel für einen solchen DPWM ist in Fig. 4a angegeben: Ein mit Clk2 getakteter Rückwärtszähler (401 ) wird mit einer Logik (402) auf den Ausgangswert 0 geprüft und bei Erreichen von 0 wird ein flankengesteuertes RS-Flipflop (403) rückgesetzt, das beim nächsten Takt an CIk einen kurzen Setzimpuls erhält, der außerdem den Zähler (401 ) zum neuen Laden des aktuellen Wertes ye(t) veranlasst. Die Taktfrequenz f_clk2 ist so zu f_clk gewählt, dass beim maximalen Wert an ye(t) (ein Wert von 15 für den 4-Bit- Rückwärtszähler in Fig. 4) während einer Periode 1/f_clk der Zählstand nicht 0 erreichen kann (z. B. f_clk2 <15-f_clk). Das flankengesteuerte RS-Flipflop (403) wird von einer 0-1- Flanke am Eingang S gesetzt (d. h. der positive Ausgang Q_P ist 1 , der invertierte Ausgang Q_N ist 0) und von einer 0-1 -Flanke am Eingang R rückgesetzt.

Fig. 4b zeigt ein Schaltungsbeispiel hierzu: Der Setz-Impuls beendet seine Wirkung, wenn er die Kette von 3 Invertern durchlaufen hat, so dass von da ab die Schaltung für einen Rücksetzimpuls frei ist, der ebenfalls seine Wirkung beendet, wenn er die Kette von 3 Invertern durchlaufen hat, bis zum erneuten Inaktiv-Werden des Setz- und Rück- setz-Signals. Die Dauer der Phase Q_P=1 ist also vom zeitlichen Abstand der 0-1-Flanke am Eingang S bis zur 0-1 -Flanke am Eingang R bestimmt. Außerdem wird das zu einem kurzen Puls verkürzte Setz-Signal SetPulse ausgekoppelt und steht für das Laden des Rückwärtszählers (401 ) zur Verfügung. Weitere Schaltungsbeispiele für ein solches impulsgesteuertes R-S-Flipflop sind bekannt, beispielsweise mit einer getakteten Schaltung anstelle der Inverterkette.

Nun müssen zur erfindungsgemäßen Verwendung des Kodierers (302) noch ydO und yd1 entsprechend den Eigenschaften des PA so gewählt werden, dass t_min_1 = ydθ/f_clk2 die kleinste Pulsdauer bildet, die der PA mit hinreichender Effizienz noch übertragen kann, und analog t_min_0 = (ye_max-yd1 )/f_clk2 die kleinste befriedigend vom PA über-

tragbare Pulspausendauer. Beide können je nach Ausführung des PA auch identisch sein: t_min_0=t_nnin_1.

Die Funktion in (1 ) hat damit einen linearen Bereich ye(t)=yd(t) für mittlere Werte von yd(t). In diesem Bereich arbeitet der SDPLM in Fig. 3 wie der SDM in Fig. 2a. Darüber hinaus hat die Funktion in (1 ) an den beiden Enden ydO und yd1 dieses Bereiches zwei Stufen, die durch Sprünge zu 0 bzw. zum Maximalwert gebildet werden. Mit dieser starken Nichtlinearität wird das Signal bei Werten yd(t) des ADC außerhalb des linearen Bereichs stark verzerrt. Diese Verzerrung erzeugt Fehler, die aber durch die Rückkopplung des SDPLM rückgeführt werden und zu einer Korrektur im nächstfolgenden Wert yd(t) führen. Auch ist die nichtlineare Verzerrung in (1 ) immer noch erheblich linearer als eine rein binäre Unterscheidung eines herkömmlichen SDM, der nur ganze Pulse der Dauern 1/f_clk am Ausgang auf ,1 ' oder ,0' setzen kann.

Ein herkömmlicher SDM kann als Sonderfall eines erfindungsgemäß erweiterten SDPLM nach Fig. 3 mit einer speziellen Variante der Funktion in (1 ) gesehen werden, der sich ergibt, wenn ydθ>yd1 gewählt wird, und damit der mittlere Bereich verschwindet, und somit nur noch Pulse der Maximaldauer 1/f_clk bzw. gar keine Pulse vom DPWM ausgegeben werden können. Mit einer solchen Wahl ydθ>yd1 entartet die allgemeine Funktion in (1 ) zu einer Komparatorfunktion, die aus dem Multi-Bit-Wert des ADC einen 1-Bit-Wert erzeugt, so dass ein SDM-Verhalten entsteht, das einem 1-Bit-SDM entspricht. Je mehr die Werte ydO und yd1 auseinander liegen (mit ydθ<yd1 ), desto mehr Wertestufen zur Steuerung der Pulslänge sind möglich, und desto mehr gewinnt ein erfindungsgemäßer Multi-Bit-SDPLM nach Fig. 3 an Auflösung gegenüber einem herkömmlichen 1-Bit-SDM nach Fig. 1.

Die maximale Stufenzahl an möglichen Pulslängen Z2 am Eingang des PA (107) ist bei einem erfindungsgemäßen Multi-Bit-SDPLM nach Fig. 3 bei Anwendung von (1 ) etwas geringer als der maximale Wert der Stufenanzahl Z1 bei einem erfindungsgemäßer Multi- Bit-SDPLM nach Fig. 2a, weil mit dem Kodierer (302) diejenigen der Z1 Stufenzahlen ausgeschlossen wurden, die vom PA (107) nicht „gut genug" (d. h. nicht mit genügender Effizienz bzw. Linearität) übertragen werden können. Der Vorteil ist, dass der PA nun nur noch Pulslängen übertragen muss, die „gut genug" geeignet für den PA sind. Die Nichtlinearität in (1 ) führt also zu Z2<Z1 durch Wahl von yd0>0 und yd1<ye_max. Jedoch ist (1 ) nur eine der möglichen Varianten der erfindungsgemäßen nichtlinearen Abbildung von yd(t) auf ye(t).

Anschaulich lässt sich der Effekt des erfindungsgemäßen SDPLM aus der Sicht auf den PA so erklären: Ein geschalteter PA hat technologisch begrenzt eine maximale Steilheit (slew rate) des Ausgangssignals. Um ein Ausgangssignal zu erzeugen, das einem Rechteck noch hinreichend ähnlich ist (und damit noch hinreichend nahe an der idealen EfFi- zienz von 100 % zu arbeiten), darf eine minimale Pulsdauer am Eingang nicht unterschritten werden, ebenso wenig wie eine minimale Dauer einer Puls-Pause. Ebenso wie die Forderung nach hinreichend großer Effizienz kann eine Forderung nach einer genügend linearen Umsetzung einer Eingangs-Pulslänge des PA in eine (im Idealfall gleich große) Ausgangs-Pulslänge des PA dazu führen, dass eine minimale Pulsdauer am Eingang nicht unterschritten werden darf, ebenso wenig wie eine minimale Dauer einer Puls-Pause. Die zulässigen Werte für diese minimale Pulsdauer bzw. Pulspausendauer werden also von beiden PA-Kriterien, Wirkungsgrad (Effizienz) und Linearität anhand der Schalteigenschaften des PA, z. B. seiner slew rate, vorgegeben. Mit einem herkömmlichen SDM nach Fig. 1 wird ein PA also mit Pulsen dieser minimalen Dauer angesteuert, wenn er am oberen Limit der zeitlichen Auflösung arbeiten soll. Die maximale Taktperiode eines herkömmlichen SDM entspricht dann dem Kehrwert dieser minimalen Pulsweite. Somit ist die maximale Taktperiode eines herkömmlichen SDM durch den PA stark eingeschränkt. Dabei wird aber eine Eigenschaft des PA nicht genutzt: Bereits eine sehr geringe Verlängerung der Pulsdauer am Eingang führt zu einer definierten (annähernd linearen) geringen Verlängerung der Pulsdauer am Ausgang, und das mit einer zeitlichen Schrittweite, die nach unten nur durch Rauschen begrenzt ist und nicht durch die Bandbreite des PA. Obschon die Gesamt-Weite des Pulses am PA-Eingang einen relativ großen minimalen Wert nicht unterschreiten darf (z. B. 300 ps), darf diese Pulsdauer in sehr feinen Schritten variiert werden, deren Schrittweite sehr viel kleiner sein kann als diese minimale Pulsdauer.

Man kann also den PA mit verschieden langen Impulsen sehr feiner zeitlicher Schrittweite (z. B. 5 ps) ansteuern, sofern die Impulsdauer und die Pausendauer im zulässigen Bereich bleiben. Diese feine Schrittweite im linearen Bereich (von ydO bis yd1 ) führt zu einem mit Multi-Bit-Auflösung quantisierten SDPLM-Verhalten, was von den Fehlern her einem 1-Bit-SDM mit viel höherer Taktrate entspricht (z. B. 1/(5ps)=200 GHz). Ein solcher vergleichbarer viel schnellerer herkömmlicher SDM nach Fig. 1 wäre technologisch schwer realisierbar und würde vor allem den PA hinsichtlich der Bandbreite des PA bei weitem überfordern. Ein herkömmlicher PLM hingegen nutzt zwar die Eigenschaft der variablen Pulsweite, aber er hat keine Rückkopplung, die eine nichtlineare Kennlinie wie in (1 ) definiert ausgleichen könnte, und benötigt daher eine lineare Kennlinie der Umset-

zung der Amplitude in Pulsdauer ohne die Möglichkeit, bestimmte Pulsdauern auszuschließen, und als Folge einen PA mit sehr hoher Bandbreite, um auch sehr kurze Impulse zu verarbeiten.

In einem Zahlenbeispiel einer Ausführung des einfachen mit der Funktion in (1 ) beschrie- benen Falles kann M1 =M2=4 sein, f_x_max=1 GHz, f_clk=4 GHz, f_clk2=64GHz, ydθ=5, yd1 = 10. Der ADC arbeitet dann mit 4 Gigasamples/Sekunde (4 GS/s) und erzeugt 4-Bit- Werte (von 0 bis 15, Z1=16), die im Bereich von 5 bis 10 linear in identische Werte ye=yd umgesetzt werden, die einer variablen Pulsweite von 5/15 bis 10/15 der Zyklusdauer 1/f_clk entsprechen. Bei ADC-Werten yd(t)<5 werden gar keine Pulse erzeugt (y1(t) bleibt ,0' über die Zyklusdauer), bei Werten >10 wird ein Dauer-Puls erzeugt (y1(t) bleibt ,1 ' über die Zyklusdauer). Der DPWM erzeugt dann Pulse der Dauer von (0, 5..10, 15)/15 - 1/f_clk, also in insgesamt Z2=8 Werten. Das sind sechs Werte mehr als ein herkömmlicher binärer SDM mit binärem PA aufweist, und trotz der feineren Stufung kann in der erfindungsgemäßen Lösung weiterhin ein binärer PA verwendet werden. Die minimale Pulsweite, die der PA verarbeiten muss, beträgt hier 5/(15-f_clk) =1/(3-f_clk) gegenüber 1/f_clk beim herkömmlichen binären SDM und gegenüber 1/(8-f_clk) bei einem erfindungsgemäßen linearen Multibit-SDPLM nach Fig. 2 mit 8 Stufen. Für gleiche Effizienz muss also die Bandbreite des PA hier dreimal höher (= (3-f_clk) / f_clk ) sein als bei einem herkömmlichen binären SDM, aber die Stufung des Ausgangswerte ist sie- benmal höher (sieben Stufen der Pulsdauer - außer der 0 - statt einer Stufe). Die Anforderung an die Bandbreite des PA wird damit gegenüber Fig. 2a um den Faktor 3/8 (= (3-f_clk) / (8-f_clk) ) entspannt, der PA kann also mit 37.5 % der vorigen Bandbreite auskommen, oder bei gleicher Bandbreite des PA kann die Taktrate f_clk gegenüber Fig. 2a um 8/3 höher sein. Das entspräche einem um 8/3 schnelleren PA bei unveränderter Struktur in Fig. 2a, also einer Steigerung der PA-Bandbreite auf 267 %. Ein Kodierer (302) ist sicherlich eine wesentlich kostengünstigere Komponente als ein auf 267 % beschleunigter PA und außerdem monolithisch integrierbar.

Da die ADC-Werte ohnehin nur in einem Teilbereich genutzt werden, kann der ADC in einer weiteren Variante auch als ADC mit geringerer Auflösung M1 <M2 ausgeführt wer- den, der die vom Kodierer (302) unterdrückten Randbereiche gar nicht erst auflöst. Im vorigen Zahlenbeispiel wurden sieben Stufen linear kodiert, was nur einen 3-Bit-ADC erfordert. Dann ist M1=3 (Z1 <8) und M2=4 (Z2<16). Wird der maximale Bereich der ADC- Werte mit Z1=8 genutzt, entsteht z.B. folgende nichtlineare Abbildung: Die ADC-Werte yd(t)= 1 bis 6 entsprechen ye(t)=5 bis 10; yd(t)=O ergibt ye(t)=0 und yd(t)=7 ergibt ye(t)=15. ye(t) umfaßt damit ebenfalls 8 genutzte Werte aus dem Bereich 0 bis 15, also

Z2=8. In diesem Fall ist die Nichtlinearität des Kodierers anders definiert als im Beispiel von (1 ), aber es gibt immer noch einen linearen Bereich für mittlere Werte.

Statt einer Reduzierung der ADC-Auflösung M1 kann auch bei konstanter Auflösung M1 der Wert für M2 erhöht werden, wenn ein Zähler mit einer Auflösung M2>M1 leichter zu realisieren ist als ein ADC mir einer höheren Auflösung als M1 , was meist der Fall ist. M2 ist also technisch meist weniger nach oben beschränkt als M1. Damit kann die Stufenzahl und damit die Signalqualität des Systems weiter erhöht werden.

Eine lineare Abbildung wie ye(t)=yd(t) im mittleren Bereich von (1 ) ist für eine erfindungsgemäße Ausführung nicht unbedingt nötig, es reicht eine annähernd lineare Abbildung, da die lineare Rückkopplung des SDPLM die nichtlinearen Fehler korrigieren kann. Eine allgemeinere erfindungsgemäße Formulierung der Funktion des Kodierers (302) in Fig. 3 ist die, dass yd(t) mit dem Kodierer (302) so auf ye(t) abgebildet wird, dass Pulsdauern mit ,0' bzw. ,1 ' unterhalb einer Mindestdauer t_min_0 bzw. t_min_1 nicht vorkommen, wobei t_min_0 und t_min_1 durch die gewünschte Linearität des Systems und Effizienz des PA anhand der PA-Geschwindigkeit definiert werden. Hierbei ist auch eine feste Abbildung mit einer echten Look-up-Tabelle nicht unbedingt nötig, auch eine zeitlich veränderliche Abbildung im Kodierer (302) ist möglich, z.B. ein Umschalten zwischen mehreren Funktionen in Abhängigkeit vom Eingangssignal, solange Pulsdauern bzw. Pulspausen unterhalb einer Mindestdauer t_min_1 bzw. t_min_0 nicht vorkommen.

Selbst diese Bedingung kann in statistischer Form noch weiter erfindungsgemäß verallgemeinert werden dazu, dass solche Pulsdauern bzw. Pulspausen unterhalb einer Mindestdauer t_min_1 bzw. t_min_0 nur in der überwiegenden Mehrzahl der Pulse nicht vorkommen. Es ist nämlich möglich, einige relativ wenige solcher Pulse zuzulassen, die dann zwar dazu führen dass der PA momentan mit einem kleineren als dem geforderten Wirkungsgrad arbeitet, aber da der Wirkungsgrad eine mittlere Größe ist, kann der Wirkungsgrad über viele Pulse gemittelt noch ausreichend hoch sein, wenn solche sehr kurzen Pulsdauern bzw. Pulspausen nur hinreichend selten auftreten. Entsprechendes gilt für die Nichtlinearität, deren Anteil an der mittleren Gesamtleistung des Signals dann hinreichend gering sein muss. Das erlaubt einen zeitlich veränderlichen Algorithmus für den Kodierer (302), der viel komplexer ist als eine Look-up-Tabelle. Dieser Algorithmus könnte z. B. so ausgeführt sein, dass der mittlere Bereich in (1 ) dynamisch erweitert wird, solange der mittlere Wirkungsgrad (oder die mittlere Linearität oder die Error Vector Magnitude EVM) nicht unter einen vorgegebenen Wert fällt. Damit erhält der mittlere

Bereich zeitweise noch mehr Stufen und erlaubt noch geringere Fehler in der Signalrekonstruktion, d.h. eine noch höhere Signalqualität.

Eine einfache erfindungsgemäße Ausführung dieses komplexeren Algorithmus für die LUT-Komponente (302) könnte z. B. die momentane Temperatur eines Leistungstransis- tors des PA (die als ein negatives Maß für den Wirkungsgrad des PA dienen kann) messen und davon abhängig bei höherer Temperatur den mittleren Bereich verringern (ydO und yd1 einander annähern) und bei niedrigerer Temperatur diesen Bereich vergrößern (ydO und yd1 voneinander entfernen durch Verringern von ydO oder Erhöhen von yd1 ). Dies optimiert die Signalqualität und gewährleistet einen gewünschten mittleren Wir- kungsgrad, eine gewünschte Signalqualität sowie sicheren Betrieb des PA.

Mit einer Ausführung des DPWM basierend auf einem mit CLk2 getakteten Zähler wie in Fig. 4 ist die maximale Stufenzahl des DPWM durch die maximale Zählfrequenz des Zählers begrenzt. Das bildet eine Grenze für die Zeitquantisierung der Pulsweite am Eingang des PA. Ist z. B. der PA bei einer änderung der Pulsdauer an dessen Eingang y1(t) um 1 ps immer noch gerade in der Lage, eine definierte änderung der Energie des annähernd rechteckförmigen Pulses am Ausgang y2(t) zu bewirken, so wäre eine maximale Zählfrequenz von 1/(1 ps) = 1000 GHz für einen DPWM nach Fig. 4 nötig, um die Pulsdauer hinreichend fein zu quantisieren. Eine solche Zeitauflösung von z. B. 1 ps für einen PA kann bei heutigen Halbleiter-Technologien ein realistischer Wert sein, weil die Zeitschrittweite bis an die Rauschgrenze verringert werden kann, unterhalb derer kein deterministischer Effekt einer veränderten Pulsdauer mehr feststellbar ist. Eine solche Taktfrequenz f_clk2 von z.B. 1 THz für den DPWM ist hingegen bei heutigen Technologien kaum zu erreichen, da dessen obere Taktfrequenz durch die minimale Laufzeit eines Signals durch eine logische Einheit (Logik und Speicher, im minimalen Fall eines Ring- Zählers ein einzelnes Flipflop) bestimmt wird, die meist deutlich größer ist als die Zeitunsicherheit durch Rauschen.

Eine optimale Ausnutzung der möglichen Zeitauflösung des PA erfordert daher einen anderen DPWM als einen wie in Fig. 4 auf Taktung mit f_clk2 basierenden DPWM.

Fig. 5a zeigt eine andere Ausführungsform des DPWM. Hier wird die Dauer des Aus- gangsimpulses y1(t) nicht durch einen Zähler bestimmt, sondern durch ein digital stellbares Delay (501 ), welches auch hier ein R-S-Flipflop (503) verzögert rücksetzt, nachdem es durch einen aus dem Takt CIk abgeleiteten Impuls gesetzt wurde. Für ein digital stellbares Delay sind eine Anzahl von Realisierungen bekannt, es kann beispielsweise

wie in Fig. 5a angedeutet durch einen DAC (501 b) gefolgt von einem analog stellbaren Delay (501a) gebildet werden. Hier ist das Eingangssignal des DAC (501 b) das Eingangssignal des DPWM ye(t).

Eine andere Variante, die in Fig. 5b dargestellt ist, verwendet eine Anzahl N=2 ^M von am Eingang parallel geschalteten Delay-Einheiten verschiedener Verzögerung, von denen genau eine durch einen nachgeschalteten Multiplexer ausgewählt wird. Hier ist ye(t) das Eingangssignal des Multiplexers, das die Auswahl der Delay-Einheit bestimmt.

Eine andere Variante, die in Fig. 5c dargestellt ist, verwendet eine Delay-Locked Loop (DLL) zur Erzeugung von N=2 ^M verschiedenen Verzögerungsstufen des Taktsignales, von denen wieder genau eine durch einen nachgeschalteten Multiplexer ausgewählt wird. Auch hier ist ye(t) das Eingangssignal des Multiplexers, das die Auswahl der Delay-Stufe bestimmt.

Weitere Varianten für ein digital stellbares Delay sind als Stand der Technik bekannt.

Der Vorteil einer solchen Ausführung des DPWM wie in Fig. 5a bis 5c beispielhaft dar- gestellt sind, dass das Delay und damit die Pulsdauer in erheblich feineren Zeitschritten als bei einer Taktung verändert werden können. Dadurch kann die feine mögliche Zeitauflösung des PA für dessen Pulsdauer an dessen Eingang y1 (t) ausgeschöpft werden, und das Signal y2(t) kann mit höherer Qualität das Signal x(t) repräsentieren.

In einer weiter verbesserten erfindungsgemäßen Variante kann die Anzahl der Verzöge- rungsstufen und damit die zeitliche Auflösung einer DLL, die üblicherweise auf Ketten von (oft differentiellen) nichtlinearen Verstärkerstufen basiert, stark erhöht werden. In Fig. 6a wird beispielhaft eine Kette von solchen Verstärkerstufen einer herkömmlichen DLL dargestellt. Bestehen die Verstärkerstufen (602) aus Differenzverstärkern, so haben sie real differentielle Ein- und Ausgänge, von denen hier nur einer dargestellt wird. Die zeitliche Auflösung der DLL wird durch das Delay des Signals zwischen zwei benachbarten Anzapfungen (603) gebildet. Das Delay wird vorgegeben von der Geschwindigkeit der verwendeten Verstärkerstufen. In Fig. 6b wird die zeitliche Auflösung um den Faktor 4 verbessert, indem jeder aktiven Verstärkerstufe (602) eine Anzahl (hier 4) von in Reihe geschalteten passiven Verzögerungselementen (604) parallel geschaltet wird. Solche passiven Verzögerungselemente können ein nahezu beliebig kleines Delay aufweisen und erlauben damit eine nahezu beliebig feine zeitliche Auflösung der DLL. In Fig. 6b sind die in Reihe geschalteten passiven Verzögerungselemente (604) sowohl eingangs- wie ausgangsseitig parallel zu der zugeordneten aktiven Verstärkerstufe (602) geschaltet.

Damit wird das Delay von Eingang zum Ausgang der aktiven Verstärkerstufe (602) verändert und teilweise durch die passiven Elemente bestimmt. Das kann ein Vorteil sein, wenn eine hohe Reproduzierbarkeit und enge Toleranz des Delays erwünscht sind, denn das Delay passiver Elemente kann meist enger toleriert gefertigt werden als das von aktiven Elementen. Liegt hingegen der Schwerpunkt auf einem weiten Abstimmbereich der DLL, so kann die Verbindung ausgangsseitig aufgetrennt werden, wie in Fig. 6c gezeigt. Hier wird das Delay von Eingang zum Ausgang der aktiven Verstärkerstufe (602) allein von der aktiven Verstärkerstufe (602) bestimmt. Soll ein weiter Bereich an Delay- Verstellung der aktiven Verstärkerstufe (602) ermöglicht werden, der größer ist als das Delay eines einzelnen passiven Verzögerungselements (604), so kann die Kette aus passiven Verzögerungselementen (604) verlängert werden, wie in Fig. 6d gezeigt, um den gesamten Bereich der nötigen Zwischenschritte an Delays abzudecken.

Wird eine solche Ausführung einer DLL wie in Fig. 6b bis 6d symbolhaft dargestellt angewendet, so kann damit mit einem DPWM nach Fig. 5c das Delay und damit die PuIs- dauer in noch wesentlich feineren Zeitschritten verändert werden, so dass die mögliche Zeitauflösung des PA für dessen Pulsdauer an dessen Eingang y1(t) noch feiner ausgeschöpft werden kann, und das Signal y2(t) kann mit noch höherer Qualität das Signal x(t) repräsentieren.

Eine weitere Verbesserung ist möglich, indem der SDPLM nicht mit einem festen Takt der Frequenz f_clk=const. betrieben wird, sondern die momentane Frequenz f_clk als ein Vielfaches der Eingangsfrequenz gewählt wird. Der Betrieb eines SDM mit zeitlich variabler Frequenz des Taktes ist bisher nicht üblich. Die üblichen mathematischen Grundlagen eines SDM beruhen auf der z-Transformation, die eine konstante Taktfrequenz voraussetzt. Sie können dennoch näherungsweise auch in dieser erfindungsgemäßen Variante eingesetzt werden, wenn die Bandbreite des Signals x(t) viel kleiner ist als dessen Träger- bzw. Mittenfrequenz, was in der Telekommunikation meist der Fall ist.

Hierbei wird das Signal (702) zur Taktung des ADC und des DPWM von einem zeitlich veränderlichen Taktgenerator (701 ) aus der momentanen Frequenz oder momentanen Periode des Eingangssignals x(t) erzeugt, wie in Fig. 7 symbolhaft dargestellt. Die mo- mentane Periode ist dabei eine zeitlich veränderliche Form der für rein periodische Signale definierten konstanten Periode. Als momentane Periode kann der zeitliche Abstand zweier benachbarter gleichsinniger Nulldurchgänge (z.B. beide von x(t)<0 zu x(t)>0) des Eingangssignals x(t) angesehen werden. Der Taktgenerator (701 ) kann beispielsweise einen Taktvervielfacher mit einem nachgeschalteten Phasenschieber enthalten. Dadurch

ist der Zeitpunkt der Abtastung des Eingangssignals x(t) phasenstarr zu x(t) selbst, und mit dem Phasenschieber kann diese Phasendifferenz deltaPhi eingestellt werden. Das ist insbesondere nützlich für kleine Werte des überabtastfaktors OVR (oversampling ratio), wenn also pro Periode von x(t) nur wenige Abtastungen ausgeführt werden. Liegen nämlich die Abtastzeitpunkte in der Nähe des Nulldurchgangs von x(t), so wird das Signal bei kleinem OVR nur sehr schlecht rekonstruiert. Im worst case mit deltaPhi=O wird z.B. x(t) zur Phase 0 und zur Phase 180° abgetastet, und man erhält yd(t)=O. Durch Einstellen von deltaPhi=90° wird x(t) z. B. zur Phase 90° und zur Phase 270° abgetastet, und man an yd(t) erhält die maximale Information, nämlich die Amplitude des Scheitelwertes von x(t). Ein solches Takten des Systems mit einem aus x(t) abgeleiteten Takt ist auch für größere OVR sinnvoll, denn man kann damit die Abtastzeitpunkte so setzen, dass sie möglichst gut das Signal x(t) repräsentieren und die informationslosen Nulldurchgänge selten oder nicht abgetastet werden. Bei einem herkömmlichen zu x(t) unkorrelierten Takt CIk wäre der momentane Informationsgehalt von yd(t) unbestimmt und nur statistisch angebbar, so dass man einen hohen OVR benötigt, um das Signal genügend genau nachzubilden. Diese Verbesserung nach Fig. 7 erlaubt also einen geringeren OVR und damit bei technologisch gegebenem maximalen Abtasttakt f_clk_max eine höhere maximale Frequenz des Eingangssignals. Das kann eine wesentliche Verbesserung sein, weil z.B. mit einer Verringerung des nötigen OVR von 4 auf 1 damit nun die vierfache Träger- frequenz an x(t) verarbeitet werden kann und andere Anwendungsgebiete für einen PA mit SDM bzw. SDPLM möglich sind als bisher, insbesondere in den Bereichen über 1 GHz, die für die Telekommunikation besonders interessant sind, aber für geschaltete PA wegen der hohen nötigen OVR bisher kaum in Frage kamen.

Der Taktvervielfacher kann beispielsweise aus einem oder mehreren hintereinander geschalteten Taktverdopplern aufgebaut sein. Für Taktvervielfacher, insbesondere Takt- verdoppler, sind eine Anzahl von Grundschaltungen, auch unter dem Namen Frequenzvervielfacher bzw., Frequenzverdoppler bekannt. Ein Beispiel zur Taktvervielfachung um einen Faktor T ist es, die momentane Phaseninformation von x(t) (die die Frequenzinformation enthält) von der Amplitudeninformation abzutrennen, indem x(t) ein Komparator oder Begrenzerverstärker nachgeschaltet wird, und dieses Signal xs(t), das im Idealfall durch die Vorzeichenfunktion sgn() gebildet sein kann mit xs(t) = sgn(x(t)), dann zur Steuerung einer Phasenregelschleife (PLL) mit ganzzahligem Teiler (Integer-N-PLL) mit dem festen Teilerfaktor T zu verwenden, wobei die Bandbreite der PLL groß genug sein muß für die Bandbreite von x(t).

Eine andere bekannte Möglichkeit ist es, eine DLL zur Taktvervielfachung zu verwenden. Zunächst wird die DLL so aufgebaut, dass ihr gesamtes Delay im Mittenbereich der Delay-Steuerung ohne Delay-Locking etwa K Taktperioden der Mittenfrequenz von x(t) beträgt, wobei K eine ganze Zahl ist, um die der Takt vervielfacht werden soll. Im einge- lockten Fall der DLL beträgt dieses Delay dann genau K Taktperioden der Mittenfrequenz von x(t). Diese DLL wird mit x(t) angesteuert und ist im eingelockten Zustand phasenstarr mit x(t) synchronisiert. Fig. 8 zeigt ein Beispiel für die Ausgangssignale einer DLL mit N=16 Ausgängen. Der Ausgang Q16 wird durch die Regelschleife phasenstarr zur Eingang D (=xs(t)) gehalten. Nun wird dieser DLL ein logischer Block nachgeschaltet, der Anzapfungen der DLL so verknüpft, dass ein Taktsignal mit der gewünschten vielfachen Taktfrequenz entsteht, indem in jeder Periode des Eingangs-Takts am Signal D in Fig. 8 insgesamt K Ausgangs-Takt-Impulse erzeugt werden. In Fig. 8 ist K =2 gewählt.

Wird für den DPWM in Fig. 7 ebenfalls eine DLL verwendet, so entstehen am Ausgang y1(t) des DPWM Signale wie im Beispiel in Fig. 9 gezeigt. Der Einfachheit halber wird auch hier eine DLL mit N=16 Ausgängen dargestellt. Real kann aber die Zahl der Anzapfungen wesentlich größer sein, um eine feinere Zeitauflösung zu erreichen. Eine DLL mit sehr großem N kann gemäß Fig. 6b bis 6d aufgebaut werden. In Fig. 9 sind fünf Beispiele für mögliche Ausgangssignale gezeigt:

Für yd(t)<ydθ ist ye(t)=0 und damit auch y1 (t) konstant auf ,0'. Dies kann bei einer Struktur nach Fig. 7 und einer Schaltung ähnlich zu Fig. 5c erreicht werden, indem das Setz-Signal S des flankengesteuerten RS-Flipflop (403 bzw. 503) konstant auf ,0' gehalten wird. Für diesen Fall wird die Struktur des DPWM von Fig. 5c etwas erweitert, wie in Fig. 10 dargestellt. Ein logischer Block detektiert die beiden Fälle ye=0 und ye=ye_max und erzeugt die entsprechenden Signale ye_is_0 bei ye=0 und ye_is_max bei ye=ye_max. Damit bleibt das RS-Flipflop bei ye=0 rückgesetzt und y1(t) konstant auf ,0' (5. Signal von unten in Fig. 9).

Für yd(t)>yd1 ist ye(t)=ye_max und damit soll y1(t) konstant auf ,1 ' sein. Dies kann bei einer Struktur nach Fig. 7 und einer Schaltung ähnlich zu Fig. 5c erreicht werden, indem das Rücksetz-Signal R des flankengesteuerten RS-Flipflop (403 bzw. 503) kons- tant auf ,0' gehalten wird wie in Fig. 10 dargestellt. Damit bleibt das RS-Flipflop gesetzt und y1(t) konstant auf ,1 ' (1. Signal von unten in Fig. 9).

Für die anderen Werte von yd(t) ist ye(t) in einem festlegbaren Zwischenbereich, beispielsweise zwischen 5 und 11. Welche Grenzen für diesen Bereich gewählt werden,

hängt erfindungsgemäß wie oben beschrieben davon ab, welche minimale und maximale Pulsdauer für den gegebenen PA und dessen Effizienz und Linearität zulässig sind. Die Pulsdauer an y1(t) variiert damit von 5/16 (4. Signal von unten in Fig. 9) über 1/2 (3. Signal von unten in Fig. 9) und 1 1/16 (2. Signal von unten in Fig. 9) der gesamten mo- mentanen Taktperiode von CIk. In diesen Fällen wird das Setz-Signal S durch CIk (=D in Fig. 9) gebildet, während das Rücksetz-Signal R durch ye(t) vom Multiplexer aus den Anzapfungen der DLL ausgewählt wird.

Die Pulsdauer wird damit abhängig von der Amplitude von x(t), die gemäß Fig. 7 phasenstarr zu x(t) ermittelt wird, in den für den PA zulässigen Grenzen variiert. Die Nichtlineari- täten and den Endbereichen sowie die durch Quantisierung und andere Fehler im Vorwärtszweig entstandenen weiteren Fehler werden über den DAC (106) rückgekoppelt und in den folgenden Perioden ausgeglichen.

Da die Abtastung nun phasenstarr zu x(t) stattfindet und sich die Amplitude von x(t) normalerweise nur mit der Bandbreite von x(t), d.h. mit der Modulationsbandbreite, nicht mit der wesentlich höheren Mittenfrequenz bzw. Trägerfrequenz von x(t) ändert, kann diese phasenstarre Abtastung am ADC auch seltener erfolgen. Diese Möglichkeit ist in Fig. 1 1 beispielhaft dargestellt: Ein zusätzlicher Frequenzteiler divK (1101 ) mit dem festen Teilerverhältnis K verringert die Abtastrate des ADC. Ist der DAC getaktet, kann auch dessen Taktfrequenz mit reduziert werden, wie in Fig. 11 gezeigt. Das entspannt die Anforderungen an ADC und DAC, was z.B. einen langsameren und damit auch höher auflösenden ADC erlaubt. Damit wird die Breite M1 von yd(t) größer, was eine größere Breite M2 von ye(t) ermöglicht. Der DPWM erhält dann über mehrere Taktperioden von CIk am Eingang konstante Werte und erzeugt - weiterhin mit dem ungeteilten CIk getaktet - ein über K Perioden konstantes Tastverhältnis an y1(t) für den PA. Mit K>1 wird aber auch die Rückkopplungsschleife langsamer, so dass nicht mehr zu jedem Takt an CIk die Fehler rückgekoppelt werden, so dass die Fähigkeit des SDPLM zur Linearisierung teilweise eingebüßt wird. So kann für K ein optimaler Kompromiss für die spezielle Implementation des Systems, z. B. zwischen der erhöhten Genauigkeit durch größere M1 und M2 und der verringerten Genauigkeit durch selteneres Feedback, gewählt werden.

Die Pulsweitenmodulation wie z.B. in Fig. 9 dargestellt weist noch einen Mangel auf, der insbesondere bei sehr kleinem Wert für KOVR zum Tragen kommt: Der Beginn des Pulses des Signals y1(t) ist phasenstarr zu x1 , und damit variiert notwendigerweise die zeitliche Mitte des Pulses mit der momentanen Amplitude. Damit erhält y1(t) eine ampli-

tudenabhängige Phasenmodulation, die um so stärker ist, je kleiner KOVR ist, d.h. je weniger Clk-Takte pro Periode von x(t) erzeugt werden.

Dieser Mangel kann durch eine weitere erfindungsgemäße Variante behoben werden, indem die Pulsweitensteuerung gleichmäßig auf den Beginn und das Ende des Pulses aufgeteilt wird, d.h. mit wachsendem ye(t) wird die Phase für den Beginn des Pulses immer früher und die Phase für dessen Ende (wie bisher auch) immer später, aber beide einander entgegengesetzt gerichtete zeitliche Verschiebungen geschehen jeweils nur mit der halben Phasendifferenz wie bisher, so dass sich insgesamt wieder die volle Phasendifferenz und Pulsdauer ergibt.

Ein Beispiel hierfür ist in Fig. 12 als Struktur und in Fig. 13 im Signalverlauf dargestellt. In Fig. 12 erhält die LUT (bisher 302, nun 1202) eine Modifizierung: Sie hat für den bisherigen Ausgang ye nun 2 Ausgänge ye_start und ye_stop. Außerdem kann in diesem Beispiel die LUT auch gleich die Generierung der Signale ye_is_0 (,1 ' bei bei yd(t) < ydO) und ye_is_max (,1 ' bei ye= yd(t) > yd1 ) mit übernehmen, so dass der zusätzliche logische Block eingespart wird. Die Signale ye_start und ye_stop können nach folgender Vorschrift gebildet werden:

I 0 für yd(t) < ydO ye_start(t) = | ye_max/2-Ganzzahl(yd(t)/2) für ydO <= yd(t) <= yd1 (2) I yejnax für yd(t) > yd1

I 0 für yd(t) < ydO ye_stop(t) = | ye_start(t)+yd(t) für ydθ <= yd(t) <= yd1 (3)

I yejnax für yd(t) > yd1

Die Division durch 2 in (2) wird bei ungeraden Werten von yd(t) durch die Ganzzahl- Funktion einen Rundungsfehler erzeugen. Deshalb wird in (3) dieser ganzzahlige Wert ye_start(t) verwendet, damit die Differenz ye_stop(t) - ye_start(t) im linearen Bereich (d.h. bei ydO <= yd(t) <= yd1 ) genau gleich zu yd(t) ist und keinen Rundungsfehler enthält, so dass die Pulsdauer ohne Rundungsfehler linear abgebildet wird. Tabelle 1 zeigt ein Beispiel für eine solche LUT.

Tabelle 1

Die Spalte ye gibt hierbei den effektiv entstehenden Wert der Pulsdauer für eine Wahl von ydθ=5, yd 1 = 11. In Fig. 12 ist dieser Ausgang ye an der LUT nicht nötig, denn ye ergibt sich durch die Steuerung des flankengesteuerten RS-Flipflop (503) mit den anderen Signalen. Die sich daraus ergebenden Signalverläufe zeigt beispielhaft Fig. 13. Für yd(t) im Bereich von 5 bis 11 wird eine proportionale Pulsdauer an y1(t) erzeugt, die im Gegensatz zu Fig. 9 nun um die Pulsmitte zentriert ist. Man kann jedoch erkennen, dass diese Zentrierung nicht exakt ist, sondern um maximal eine halbe Zeiteinheit differieren kann, die aus der ganzzahligen Abrundung in (2) resultiert. Somit bleibt ein Restfehler in der erzeugten Phase des Pulses von maximal einer halben Zeiteinheit des Delays zwischen zwei benachbarten Anzapfungen der DLL. Dieser maximale Restfehler kann jedoch durch eine DLL mit sehr großem N, z. B. gemäß Fig. 6b bis 6d sehr klein gehalten werden.

Ein solches erfindungsgemäßes System kann aus einem analogen Hochfrequenzsignal x(t) mit einem hocheffizienten geschalteten PA ein verstärktes analoges Ausgangssignal

y(t) mit guter Linearität erzeugen. Es eignet sich gut, um vorhandene analoge PA mit geringerem Wirkungsgrad zu ersetzen. Wegen der erfindungsgemäßen Eigenschaft, Grenzen für die minimale Pulsdauer und die minimale Pulspause festzusetzen, können geschaltete PA bis zu wesentlich höheren Trägerfrequenzen eingesetzt werden als z.B. bei einem herkömmlichen PLM. Gegenüber einem herkömmlichen SDM hat die hier beschriebene Lösung die Hauptvorteile, dass erstens die Pulsdauer variabel ist in praktisch beliebig feinen Schritten, deren Zeiteinheit weit kleiner als eine Taktperiode sein kann, und zweitens der Puls phasenstarr mit dem Eingangssignal synchronisiert werden kann, wobei durch die beschriebene Zentrierung der Pulsmitte auch bei änderung der Pulsdauer nahezu keine änderung der Phase erfolgt.

Für zukünftige weitere Anwendungen kann es darüber hinaus wünschenswert sein, statt der analogen Eingangsschnittstelle x(t) eine digitale Schnittstelle xd(k) zur Verfügung zu stellen. Hierbei ist k eine ganzzahligen Laufvariable für den konstanten Zeittakt, mit dem das digitale Signal xd(k) vorliegt. xd(k) kann eine Zusammenfassung (ein Vektor) aus mehreren einzelnen digitalen Signalen sein, beispielsweise umfassend die digitalen Signale der Amplitude xda(k) und der Phase xdp(k), oder umfassend die digitalen Signale der Amplitude xda(k) und der momentanen Frequenz xdf(k). Im Unterschied zu einer Verwendung von x(t), die ein Signal im Bereich der Trägerfrequenz enthält, kann durch die Angabe von Amplitude und Phase oder Amplitude und momentaner Frequenz trotz eines relativ langsamen Zeittaktes für k, nämlich bezogen auf den Frequenzbereich des Basisbands, ein beliebig hochfrequentes Signal x(t) im Frequenzbereich des Trägers beschrieben werden. Eine solche digitale Schnittstelle bietet also eine sehr geeignete Beschreibung von x(t).

Auch hierfür lässt sich das erfindungsgemäße System vorteilhaft anpassen. In einem ersten einfachen Beispiel in Fig. 14 wird der Takt aus dem Phasensignal xdp(k) durch einen Frequenz-Synthesizer (1411 ) erzeugt, während das Analogsignal xa(t) für den SDPLM durch einen D/A-Wandler (1412) erzeugt wird. Anstelle des Phasensignals xdp(k) kann am Eingang des Frequenz-Synthesizers (1411 ) auch ein digitales Frequenz- Signal xdf(k) angelegt werden, das die momentan zu synthetisierende Frequenz (also das Integral der Phase) angibt. Ob Phase oder Frequenz gewählt werden, hängt von der Definition der digitalen Schnittstelle ab, die wiederum so gewählt werden kann, dass die Frequenzsynthese einen möglichst einfachen Frequenz-Synthesizer (1411 ) erfordert. Hierfür sind Lösungen bekannt, beispielsweise wiederum auf einem weiteren SDM beruhend.

Die festen Zeiteinheiten der Laufvariable k der Werte der digitalen Schnittstelle sind in weiten Grenzen wählbar, sie müssen klein genug sein, um das (hier nur noch gedacht vorhandene) ideale Analogsignal x(t) genau genug zu beschreiben. Da jedoch die digitale Beschreibung nicht mehr Größen im Zeitbereich enthält, sondern im Frequenzbereich sein kann, kann auch die digitale Schnittstelle in den Zeiteinheiten des Basisbands festgelegt werden. Damit sinkt die Datenrate an xd(k) erheblich gegenüber der Frequenz an x(t), da die Bandbreite meist sehr viel kleiner ist als die Trägerfrequenz eines Signals. Die SDPLM-Schleife sollte dennoch auch bei einer digitalen Schnittstelle, welche in den Zeiteinheiten des Basisbands arbeitet, in der Größenordnung der Trägerfrequenz getak- tet werden (oder zumindest in Bruchteilen hiervon, wenn das Prinzip von Fig. 1 1 auf das System in Fig. 14 angewendet wird), damit die Rückkopplung der Nichtlinearitäten in kleinen Zeiträumen erfolgt und die Fehler zeitnah korrigiert werden, so dass sich im Mittel eine lineare Funktion ergibt.

Eine vorteilhafte Lösung für die erforderliche Frequenzsynthese besteht darin, die Anzap- fungen einer mit einem konstanten Takt (der Trägerfrequenz) getakteten DLL mit einem Multiplexer so abzugreifen, dass bei jedem Takt um eine Anzahl von Z Anzapfungen und damit Delay-Einheiten weitergeschaltet wird, wie sich die Phase des zu synthetisierenden Signals xs(t) gegenüber dem Signal xc(t) mit der konstanten Trägerfrequenz in diesem Takt verändert hat. Ist z.B. die Trägerfrequenz 1 GHz und die zu synthetisierende Fre- quenz 1 ,01 GHz, so beträgt die Phasendifferenz in jedem 1 -GHz-Takt 1/100 Periode, also 10 ps. Sind die Anzapfungen der DLL im Raster von 5 ps, so muss für eine zu synthetisierende Frequenz von 1 ,01 GHz bei jedem Takt um Z=2 Anzapfungen weitergeschaltet werden. Da das Signal am Ende der DLL-Kette phasengeregelt mit dem an deren Anfang übereinstimmt, kann von den letzten Anzapfungen wieder auf die ersten Anzapfungen übergegangen werden, also die Phase nach der Addition des Phasenschritts durch eine Modulo-N-Operation auf die N Anzapfungen der DLL abgebildet werden. Erfordert die zu synthetisierende Frequenz Phasenschritte, die keine ganzzahligen Vielfachen der DLL-Anzapfungen bilden, so kann diese rationale Zahl durch einen weiteren SDM durch eine zeitliche Mittelung der verfügbaren Phasenschritte erreicht werden, wobei das Eingangssignal dieses weiteren SDM entweder die Phase oder die Frequenz des zu synthetisierenden Signals sein kann. Eine solche Frequenzsynthese mit DLL hat den Vorteil, dass dieselben Anzapfungen der DLL auch abgegriffen werden können, um die Eingänge des oder der Multiplexer wie z.B. in Fig. 10 oder 12 anzusteuern. Da sie phasenstarr zu xc(t) sind und damit nicht mehr phasenstarr zu x(t) sind, sondern im Frequenz-Synthesizer (1411 ) in jedem Schritt um Z(t) Stufen weitergeschaltet

werden, muss genau diese Zahl zu dem Wert am Eingang des Multiplexers des DPWM (501 ) addiert werden, wie in Fig. 15 skizziert ist.

Die Struktur in Fig. 14 enthält mehrere A/D- und D/A-Wandlungen. Diese lassen sich sehr vorteilhaft zusammenfassen zu einer Struktur wie in Fig. 16 gezeigt. Die Rückkopplungs- schleife enthält nun nur noch digitale Elemente. Auch die Summationsfunktion (1403) wird nun digital ausgeführt. Statt des Signals y1(t) am Ausgang des DPWM wird nun das Signal ye(t) rückgeführt, was ebenfalls ein digitales Signal ist. Die wesentliche Nichtlinea- rität des Systems, nämlich die des Kodierers (302), wird damit von der Rückkopplung erfasst und korrigiert. Eine Ausführung des DPWM nach Fig. 12, wo der Kodierer (1202) gar kein explizites Signal ye(t) mehr bildet, kann dennoch auch hier verwendet werden, indem einfach der Kodierer (302) bzw. die LUT (1202) erweitert wird und mit einem zusätzlichen Ausgangssignal ye(t) versehen wird, das die effektiven Werte für ye(t) ausgibt, wie beispielhaft in der letzten Spalte in Tabelle 1 bereits angegeben. Dieses System in Fig. 16 ist eine sehr kosteneffiziente und dennoch qualitativ hochwertige Umsetzung des Anliegens der Erfindung in Form eines SDPLM, der die Vorteile von SDM und PLM in einem weitgehend digital realisierten System vereinigt und deren jeweilige Nachteile beseitigt.

Sollen zusätzlich die Nichtlinearitäten des PA (107) und des Rekonstruktionsfilters (108) mit in der Rückkopplung linearisiert werden, so können diese analog zu Fig. 2d durch eine Nachbildung des PA (207) und des Rekonstruktionsfilters (208) vorteilhaft in eine monolithische Schaltung (1701 ) mit dem SDPLM und der Takterzeugung (1411 ) integriert werden, wie in Fig. 17 gezeigt. Hierbei ist wieder ein D/A-Wandler (106) in der Rückkopplungsschleife erforderlich, da die Nachbildungen ebenso wie PA (107) und Rekonstruktionsfilter (108) selbst analoge Signale erzeugen.

Auch diese Struktur kann wieder vorteilhaft so umgewandelt werden, dass der SDPLM nur digitale Elemente enthält und damit hohe Genauigkeit und Auflösung bei geringen Kosten und hoher Taktrate ermöglicht. Ein Beispiel dafür ist in Fig. 18 angegeben. Wie in Fig. 16 wird das ganzzahlige Signal ye(t) verwendet, und anders als in Fig. 17 sind hier die Nachbildungen des PA (1707) und des Rekonstruktionsfilters (1708) digitale Elemen- te. Die Nachbildungen des PA (1707) und des Rekonstruktionsfilters (1708) können auch zu einem einzigen digitalen Element zusammengefasst werden, das für eine Sequenz von Eingangswerten ye(t) eine Sequenz von digitalen Ausgangswerten yd*(t) erzeugt, die das reale Verhalten des PA (107) und des Rekonstruktionsfilters (108) hinreichend genau und für den SDPLM skaliert abbilden. In einem einfachen Fall reicht hier bereits eine

einfache LUT, die für jeden möglichen Wert ye und damit Pulsdauer-Wert y1 , der am Eingang des PA anliegt, das Integral des an yd resultierenden Wertes über eine Taktperiode in geeignet skalierter Form als Ausgangswert yd* angibt. Da der PA geschaltet ist, sind die einzelnen Taktperioden relativ unabhängig voneinander, so dass bereits eine solche LUT als gemeinsame Nachbildung des PA (107) und des Rekonstruktionsfilters (108) sehr gute Ergebnisse liefern kann. Weitere Effekte der zeitlichen Abhängigkeit von yd(t) von der Vorgeschichte in vorangegangenen Taktperioden, die z.B. aus der Erwärmung des PA resultieren, können ebenfalls digital modelliert werden, z.B. mittels FIR- Filter, und damit zusammen mit LUT in der gemeinsame Nachbildung enthalten sein.

Damit bietet eine erfindungsgemäße Struktur wie beispielhaft in Fig. 18 dargestellt, eine gegenüber Fig. 15 verbesserte, aber immer noch kostengünstig implementierbare monolithische Schaltung (1701 ), die mit einer digitalen Schnittstelle am Eingang ein hochwertiges weitgehend fehlerfreies analoges Signal yd(t) am Ausgang des Systems ermöglicht.