以下、本発明の実施形態について、図面� ��参照しながら説明する。

 (実施形態1)
 図1(a)~(d)は本発明の実施形態1における多信� ��スイッチ回路を示したものである。

 同図において、3a、3bは4入力ラッチ回路� �6’はNOR回路、6’’はNAND回路、7はラッチ単� ��セルである。図1(a)のブロック図に示すよう に、スイッチ制御回路2から出力される4つの� ��御信号D1~D4により、スイッチ回路1内のスイ� ��チを駆動する。

 図1(b)は前記スイッチ制御回路2の内部構� �を示し、4つの制御信号IN1~IN4は各々クロック CLKで同時に開閉する4つのスイッチ4に入力さ� ��、前記4つのスイッチ4の出力は4入力ラッチ� ��路3a、前記インバータ(orバッファ)5、4入力� �ッチ回路3bと順に伝播する。

 前記4入力ラッチ回路3aは、4つのラッチ単位 セル7から成り、各前記ラッチ単位セル7は各� ��NOR回路6’を持つ。各NOR回路6’では、その� �力は前記入力される4つの制御信号IN1~IN4のう ちの1つに接続され、その出力に接続された� �号以外の残る3つの信号を入力とする。また� ��前記4入力ラッチ回路3bは、4つの前記ラッチ 単位セル7から成り、各前記ラッチ単位セル7� ��各々スイッチ素子としてNAND回路(論理回路)6 ’’を持つ。各NAND回路6’’では、その出力� ��各々4つの入力信号IN1~IN4のうちの1つに接続� ��れ、その出力に接続された信号以外の残る3 つの信号を入力とする。前記NAND回路6’’を� ��用するのは、4つの信号IN1~IN4のうち1つが”L ”、3つが”H”を取るときの場合を例示して� ��り、信号の組み合わせによって適宜論理回� ��を選択する。以上が本実施形態1における多 信号スイッチ回路の構成である
 次に、本実施形態1の動作を説明する。

 先ず、図1(b)のスイッチ制御回路2につい� �説明する。前記クロックCLKにより前記4つの� ��イッチ4を制御して4つの入力信号IN1~IN4の変� ��タイミングそろえ、前記4入力ラッチ回路3a� ��入力する。クロックが”H”の期間しか入力 信号IN1~IN4を前記4入力ラッチ回路3aに入力せ� �、クロックが”L”の期間には4入力ラッチ回 路3aの入力はOPENとなる。このため、この4入� �ラッチ回路3aは入力がOPENになっても信号を� �持する役割を果たす。保持した信号を前記� �ンバータ5によりバッファし、この4信号IN1~IN 4間にタイミングエラーを生じないように最� �的な信号を前記4入力ラッチ回路3bでラッチ� �て、スイッチ回路1に出力する。

 次に、スイッチ制御回路2の別の構成例を 図1(e)に示す。同図のスイッチ制御回路2は、� ��記4入力ラッチ回路3bの4つの入力端子に各々 Nchトランジスタより成る入力トランジスタN1� ��接続すると共に、これらの入力トランジス� ��N1に各々直列にNchトランジスタより成るス� �ッチ4を接続した構成である。

 図1(c)のスイッチ制御回路2においては、� �ロックCLKが”L”の間に入力信号IN1~IN4が変化 するように予めタイミング設計を行う。クロ ックCLKが”L”の間は、入力信号IN1~IN4が変化� ��ても4つのスイッチ4がOFFしているため、出� �信号は変化しない。その間、4入力ラッチ回� ��3bで出力信号は保持されている。クロックCL Kが”L”の間に入力信号IN1~IN4が変化していた 場合、スイッチ4がONすると、クロックCLKが” L”から”H”となるタイミングで入力信号IN1~ IN4が有効となり、出力信号は変化する。この ように、クロックCLKで同期された信号を前記 4入力ラッチ回路3bでラッチしてスイッチ回路 1に出力する。

 ここで、4つの入力信号IN1~IN4を持つ4入力� ��ッチ回路3bにおいて、4入力信号のうち必ず1 つの入力信号だけが”L”、他の3つの入力信� ��が”H”となるので、仮に”L”となるべき� �力信号のタイミングが所望のタイミングよ� �遅れてしまったとしても、他の3つの入力信� ��が”H”に変化すると、NAND回路6’’の入力� ��3つ共に”H”となるので、このNAND回路6’’ の出力に接続されている入力信号は”L”を� �ろうと変化し始める。従って、4つの入力信� ��IN1~IN4間のタイミングのずれは、この4入力� �ッチ回路3bを使用することにより確実に合わ せられる。

 このように、4つの入力信号IN1~IN4を持つ� �イッチ制御回路2において、この4つの入力信 号IN1~IN4のタイミングを同時に制御する4入力� ��ッチ回路3bを挿入することにより、入力信� �IN1~IN4のタイミングエラーが生じるのを防ぐ� ��とができる。

 尚、前記4入力スイッチ制御回路2は、4入� ��信号の場合のみでなく、3入力信号又は5入� �信号以上を有する場合にも対応できる。3入� ��信号に使用するスイッチ制御回路の具体例� ��図2に示す。3入力を2組など組み合わせて使� ��することも可能である。

 これらは、Differential quad-switchingやRTZ swit chingを使用した電流加算型DACなどに用いるこ� ��ができる。

 以上のようなスイッチ制御回路2を用いた 多信号スイッチ回路とすることにより、3以� �の入力信号を持つ多信号スイッチ回路にお� �て、タイミングエラーを防ぐことができる� �

 (実施形態2)
 図3は、本発明の実施形態2における電流ス� �ッチセル回路の構成の一例を示したもので� �る。

 図3において、電流加算型DACなどに用いる 電流スイッチセル回路10は、従来例で説明し� ��とおり、電源から供給される電流源(電流源 回路)Iの電流を非反転出力端子Oに流すか反転 出力端子NOに流すかをスイッチ回路1により選 択するものである。前記スイッチ回路1は、� �1(b)に示したスイッチ制御回路2を有し、この スイッチ制御回路2からの第1~第4の制御信号D1 ~D4が入力される。このスイッチ回路1は、第1� ��び第2の制御信号D1、D2により動作する1対の� ��アスイッチ(ペアスイッチ素子)S1、S2と、第3 及び第4の制御信号D3、D4により動作する他の1 対のペアスイッチ(ペアスイッチ素子)S3、S4か らなる差動スイッチ回路である。前記スイッ チ回路1は、図3では1個のみ示しているが、電 流加算型DACを構成する場合には、このスイッ チ回路1をサブスイッチ回路として、図7のよ� ��に2個以上のサブスイッチ回路1を並列に接� �する。

 前記電流スイッチセル回路10において、� �反転出力端子Oと第2及び第4の制御信号D2、D4� ��、及び、反転出力端子NOと第1及び第3の制御 信号D1、D3間に、各々、容量C1~C4を接続した構 成とする。以上が本実施形態2における電流� �イッチセル回路の構成である。

 次に、本実施形態2の動作を説明する。ス イッチ回路1において、端子D1と非反転出力端 子Oとの間はスイッチS1のゲート-ドレイン間� �量で、端子D3と非反転出力端子Oとの間は、� �イッチS3のゲート-ドレイン間容量で各々カ� �プリングする。例えば、ONするスイッチがス イッチS1からスイッチS3に切り替わる時は、� �イッチS1のゲート-ドレイン間容量の一端D1及 びスイッチS3のゲート-ドレイン間容量の一端 D3が変化するので、他端の非反転出力端子Oも 追従して、変化しようとする。このため、非 反転出力端子Oから見た場合、端子D1、D3の変� ��に対応したノイズが生じる。この時、非反� ��出力端子Oに接続されている容量C1、C3の他� �D2、D4は変動しないので、容量C1、C3との容量 カップリングによるノイズは発生しない。ま た、ONするスイッチがスイッチS2からスイッ� �S4に切り替わる場合には、非反転出力端子O� �スイッチのゲート-ドレイン間容量でカップ� ��ングしているD1、D3は変動しないため、非反 転出力端子Oから見たスイッチのゲート-ドレ� ��ン間容量によるノイズは発生しない。しか� ��、非反転出力端子Oに接続されている前記容 量C1、C3の他端D2、D4は共に変動するため、非� ��転出力端子Oには前記容量C1、C3を介した容� �カップリングによるノイズが生じる。また� �ONするスイッチがS1→S4やS3→S2などと変化す� ��場合も同様である。

 従って、スイッチのゲート-ドレイン間容 量によるノイズの影響と、容量C1~C4によるノ� ��ズの影響とが等しくなるように容量値を設� ��しておくと、出力側から見たノイズも、共� ��ノードであるソース側から見たノイズも、� ��ータに依存せず均一の周波数成分を持つ。

 このように、複数対のスイッチを持つ多� ��号スイッチ回路に対して、非反転出力端子� ��反転出力側の複数の信号間、及び反転出力� ��子と非反転出力側の複数の信号間に容量を� ��入することにより、出力側から見たノイズ� ��均一の周波数にすることが可能となる。

 尚、容量C1~C4はMOS容量を用いても良い。� �た、本実施形態では、Differential quad-switching� ��路で説明したが、複数対のスイッチを持つR TZ(Return-to-zero) switching回路にも適用可能であ� ��。

 更に、電流をグランドから供給し、Nchト� ��ンジスタを使用してスイッチ回路を構成し� ��電流スイッチセルにも適用できる。図13に� �この場合のDifferential quad-switchingタイプの電� ��スイッチセルを例として示す。

 以上のような構成により、電流スイッチ� ��ル回路の出力側から見たノイズを均一周波� ��にすることにより、信号帯域のノイズ成分� ��低減することができる。

 尚、本実施形態は、電流スイッチセル回� ��10として、非反転出力端子Oと反転出力端子N Oとを持つ回路を説明したが、後述するよう� �リセット出力端子を持つ構成(図6参照)とし� �も良い。

 (実施形態3)
 次に、本発明の実施形態3を説明する。図4� �び図5は本実施形態3における4入力ラッチ回� �を示す。

 図4(a)の4入力ラッチ回路3において、6は論 理回路であって、4つの入力信号に対応して1� ��ずつ設けられる。各論理回路6は、4つの入� �信号のうちの3つの入力信号を、残り1つの入 力信号にフィードバックする。つまり、4つ� �入力信号のうちの1つの入力信号が自己の論� ��回路6の出力に接続され、残り3つの入力信� �が自己の論理回路6の入力に接続される。こ� ��をラッチ単位セル7として、各々の入力信号 に対してフィードバックを行う。従って、4� �力ラッチ回路であれば、ラッチ単位セル7は4 つ必要となる。また、その際、4つの入力信� �の相互関係により、適切な論理回路を選択� �る。例えば、4入力信号のうち、必ず1つの入 力信号だけが”L”、他の3つの入力信号が”H ”となるような回路の場合には、前記論理回 路6は、図4(b)に示すようにNAND回路6’’を用� �れば良い。

 更に、前記4入力ラッチ回路3の別の構成� �を図5に示す。同図では、4つの入力信号に対 して、4つのNOR回路6’を備える。各NOR回路6’ では、1つの入力信号及び他の3つのNOR回路6’ の出力を自己のNOR回路6’に入力する。これ� �前記ラッチ単位セル7とし、4つの入力信号の 各々に対して1つずつ設ける。この構成例で� �、4入力信号のうち、必ず1つの入力信号だけ が”L”、他の3つの入力信号が”H”となるよ うな回路の場合に使用できる。他の回路の場 合には、論理回路6’は、4つの入力信号の関� ��により適宜選択する。以上が本実施形態3に おける4入力ラッチ回路の構成である。

 次に、本実施形態3の動作を説明する。先 ず、図4(b)の4入力ラッチ回路について説明す� ��。

 4つの入力信号を持つ4入力ラッチ回路に� �いて、4入力信号のうち必ず1つの入力信号だ けが”L”、他の3つの入力信号が”H”となる 構成の場合には、1つの入力信号が”L”であ� ��場合には、他の3つの入力信号は”H“の値� �とる。ここで、仮に”L”となるべき入力信� ��のタイミングが所望のタイミングより遅れ� ��しまったとする。しかし、他の3つの入力信 号が”H”に変化すると、NAND回路6’’の入力 が3つ共に”H”となるため、このNAND回路6’� �の出力に接続されている入力信号は”L”を� ��ろうと変化し始める。他の値をとる時も、� ��様に変化する。そのため、4つの入力信号の タイミングのずれは4入力ラッチ回路を使用� �ることにより合わせられる。図5においても� ��ほぼ同様のため、説明は省略する。

 このように、4つの入力信号を持つ4入力� �ッチ回路において、各入力信号に他の入力� �号をフィードバックすることにより、タイ� �ングを合わせることができる。従って、図4( a)、(b)及び図5に示したラッチ回路を図1(b)に� �したスイッチ制御回路1内のラッチ回路3bと� �て採用する。

 尚、4入力ラッチ回路を例示して説明した が、本発明は4入力信号の場合のみでなく、3� ��力信号、又は5入力信号以上を有する場合に も同様に適用でき、実施形態1のスイッチ制� �回路などに用いることができる。

 (実施形態4)
 続いて、本発明の実施形態4を説明する。

 図6は本実施形態4の電流スイッチセル回� �を示す。この電流スイッチセル回路10では、 1対のリセット出力端子OR1、OR2を持つ構成、� �び非反転出力端子O、反転出力端子NO及び前� �1対のリセット出力端子(リセット出力ノード )OR1、OR2に各々抵抗Rを接続する構成に特徴を� ��つ。

 すなわち、図6(a)に示した電流スイッチセ ル回路10は、スイッチ回路1を有し、このスイ ッチ回路1は、図1(b)に示したと同様のスイッ� ��制御回路2を備え、このスイッチ制御回路2� �らの第1~第4の制御信号D1、D2、D5、D6が入力さ れる。このスイッチ回路1は、第1及び第2の制 御信号D1、D2により動作する1対のペアスイッ� ��(ペアスイッチ素子)S1、S2と、第5及び第6の� �御信号D5、D6により動作する他の1対のペアス イッチ(リセット用のリセットスイッチ素子)S 5、S6からなる。そして、電流源Iと非反転出� �端子Oとの間にスイッチS1、電流源Iと反転出� ��端子NOとの間にスイッチS2、電流源Iとリセ� �ト出力端子OR1との間にスイッチS5、電流源I� �リセット出力端子OR2との間にスイッチS6が接 続されている。

 尚、前記スイッチ回路1は、図6では1個の� ��示しているが、電流加算型DACを構成する場� ��には、このスイッチ回路1をサブスイッチ回 路として、図7のように2個以上のサブスイッ� ��回路1を並列に接続する。これらの複数のサ ブスイッチ回路1を備える場合には、1個以上� ��所定個のサブスイッチ回路1を1単位として� �1(b)のスイッチ制御回路2を持った多信号スイ ッチ回路を構成する。

 次に、本実施形態の電流スイッチセル回� ��10の動作を説明する。

 電流スイッチセル回路10において、従来� �で示したように、データが切り替わる時は� �動の2つのスイッチS1、S2が切り替わるため、 これらスイッチの共通ノードであるソース電 圧が変動し、一方、データが切り替わらない 時は、スイッチS1、S2は変化しないため、ソ� �ス電圧は変動しない。このため、差動スイ� �チのみではソース電圧にデータ依存のノイ� �が発生する。このノイズの発生を防止する� �うにリセット用の2つのスイッチS5、S6を持ち 、このリセット用スイッチS5、S6も差動で動� �する。即ち、データが変化した時はリセッ� �用スイッチS5、S6は切り替わらず、データが� ��化しない時は、リセット用スイッチS5、S6が 切り替わるものとする。従って、電流源Iか� �出力された電流は、差動の2つのスイッチS1� �S2の何れか一方の導通状態のスイッチと、差 動のリセット用の2つのスイッチS5、S6の何れ� ��一方の導通状態のスイッチとに分流して流� ��る。以上により、ソース電圧の変動の周期� ��一定となる。

 また、非反転出力端子O及び反転出力端子 NOから出力される電流を、抵抗Rで電圧に変換 する場合、スイッチS1、S2、S5、S6のドレイン- ソース間電圧が異なることにより、非反転出 力端子O又は反転出力端子NOに出力される電流 と、リセット出力端子OR1、OR2の何れかに出力 される電流とが均等にならない可能性がある 。これを防ぐため、スイッチS1、S2のうちONし ている方のドレイン-ソース間電圧とリセッ� �用スイッチS5、S6のうちONしている方のドレ� �ン-ソース間電圧とができるだけ等しくなる� ��うに、リセット出力端子OR1、OR2に抵抗を接� ��する。尚、この構成に代えて、リセット出� ��端子OR1、OR2の双方に、影響を軽減できる定� ��圧、図6(b)ではグランド電位を与える構成を 採用したり、電源電圧や、最大出力値の半分 の電圧値又は最大出力電圧を与える構成を採 用しても良い。更には、2つのリセット出力� �子OR1、OR2に与える定電圧を相互に異電位と� �ても良い。

 このように、複数のリセット用スイッチO R1、OR2を持つことにより、スイッチの共通ノ� ��ドにおけるノイズの周波数成分を均一にし� ��また、リセット出力端子に抵抗Rを接続する か、適切な電圧を与えることにより、リセッ ト用スイッチS5、S6と出力信号用のスイッチS1 、S2とが同時にONする場合でも、特性の劣化� �防ぐことが可能となる。

 尚、本実施形態は、電流をグランドから� ��給し、Nchトランジスタを使用して電流スイ� ��チセル回路を構成した電流スイッチセルに� ��同様に適用できる。

 以上のような構成により、電流スイッチ� ��ル回路のスイッチ共通ノードから見たノイ� ��を均一周波数にすることができる。

 尚、本実施形態は、図6(a)又は(b)の構成に 図3の容量C1~C4を付加した構成を合成しても良 いのは勿論である。