(第1実施例)
 図1は、本発明の第1実施例の不揮発性ラッ� �回路1の基本構成図を示す。不揮発性ラッチ� ��路1は、2つのMTJ素子Jt、Jnと、NMOSトランジス タM1、M2、M4、M6、M7と、PMOSトランジスタM3、M5 と、NORゲートNR1、NR2と、インバータIV3、IV4と を備えている。

 MTJ素子Jt、Jnは、不揮発性ラッチ回路1へ� �電源供給が行われないときに不揮発性ラッ� �回路1のデータを記憶するために使用される� ��本実施例では、MTJ素子Jt、Jnは、3端子素子� �して構成されている。具体的には、MTJ素子Jt は、上部端子n2と、2つの下部端子n3、n4とを� �えており、MTJ素子Jnは、上部端子/n2と、2つ� �下部端子n3’、n4’とを備えている。MTJ素子J t、Jnの下部端子n4、n4’は、配線を介して接� �されている。後述されるように、MTJ素子Jtに 形成されているMTJを通過するトンネル電流It� ��、上部端子n2から下部端子n3に流され、MTJ素 子Jnに形成されているMTJを通過するトンネル� ��流/Itは、上部端子/n2から下部端子n3’に流� �れる。一方、磁化反転電流Iwは、MTJ素子Jtの� ��部端子n3と、MTJ素子Jtの下部端子n3’の間で� ��される。

 MOSトランジスタM3~M6は、クロスカップル� �れた(即ち、一方の出力が他方の入力に接続� ��れた)2つのインバータIV1、IV2を構成してい� �。この2つのインバータIV1、IV2により、ラッ� ��が構成されている。インバータIV1、IV2の電� ��側の電源端子(即ち、PMOSトランジスタM3、M5� ��ソース)は、電源電位Vddを有する電源線に接 続されている。一方、インバータIV1、IV2の接 地側の電源端子(即ち、NMOSトランジスタM4、M6 のソース)は、それぞれ、MTJ素子Jt、Jnの上部� ��子n2、/n2に接続されている。PMOSトランジス� ��M3及びNMOSトランジスタM4のドレインは、ノ� �ドn1に接続されており、PMOSトランジスタM5及 びNMOSトランジスタM6のドレインは、ノード/n1 に接続されている。更に、ノードn1は、PMOSト ランジスタM5、NMOSトランジスタM6のゲートに� ��通に接続され、ノード/n1は、PMOSトランジス タM3、NMOSトランジスタM4のゲートに共通に接� ��されている。ノードn1は、インバータIV1の� �力として機能すると共に、インバータIV2の� �力としても機能する。同様に、ノード/n1は� �インバータIV2の出力として機能すると共に� �インバータIV1の入力としても機能する。

 NMOSトランジスタM7は、インバータIV1、IV2� ��出力(即ち、ノードn1、/n1)の間に接続されて おり、リコール・イネーブル信号REに応じて� ��インバータIV1、IV2の出力を短絡する。リコ� ��ル・イネーブル信号REが活性化されると(即� ��、ハイレベルにプルアップされると)、ノー ドn1、/n1が電気的に接続される。一方、リコ� ��ル・イネーブル信号REが非活性化されると� �ードn1、/n1が電気的に切り離される。

 NORゲートNR1、NR2は、MTJ素子Jt、Jnに相補の データを書き込む磁化反転電流Iwを供給する� ��めの電流供給回路部として機能する。詳細� ��は、NORゲートNR1は、インバータIV1のノードn 1に接続された第1の入力と、ストア・イネー� ��ル信号/WEを受け取る第2の入力とを有してお り、NORゲートNR1の出力は、MTJ素子Jtの下部端� ��n3に接続されている。同様に、NORゲートNR2� �、インバータIV2のノード/n1に接続された第1� ��入力と、ストア・イネーブル信号/WEを受け� ��る第2の入力とを有しており、NORゲートNR2の 出力は、MTJ素子Jnの下部端子n3に接続されて� �る。ストア・イネーブル信号/WEが活性化さ� �ると(即ち、”Low”レベルにプルダウンされ� ��と)、NORゲートNR1、NR2は、ノードn1、/n1に保� ��されているデータに応答して、その一方の� ��力がHighレベルに、他方の出力がLowレベルに なる。これにより、ノードn1、/n1に保持され� ��いるデータに応じた向きに磁化反転電流Iw� �流れ、MTJ素子Jt、Jnに相補のデータが書き込� ��れる。

 NMOSトランジスタM1、M2は、インバータIV1� �IV2からなるラッチに入力データD、/Dを供給� �、ラッチに書き込まれたデータを書き換え� �役割をする。ここで入力データD、/Dは、互� �に相補のデータである。詳細には、NMOSトラ� ��ジスタM1は、クロック信号CLKを受け取るゲ� �トと、ノードn1に接続された第1のソース/ド� ��インと、入力データDを受け取る第2のソー� �/ドレインとを有している。同様に、NMOSトラ ンジスタM2は、クロック信号CLKを受け取るゲ� ��トと、ノード/n1に接続された第1のソース/� �レインと、入力データ/Dを受け取る第2のソ� �ス/ドレインとを有している。

 インバータIV3、IV4は、外部に出力データQ 、/Qを出力する役割をする。ここで出力デー� ��Q、/Qは、互いに相補のデータである。詳細� ��は、インバータIV3は、その入力がインバー� ��IV1のノードn1に接続されており、その出力� �ら出力データQを出力する。一方、インバー� ��IV4は、その入力がインバータIV2のノード/n1� ��接続されており、その出力から出力データ/ Qを出力する。

 図2Aは、MTJ素子Jt、Jnの構成の一例を示す� ��面図であり、図2Bは、その平面図である。� �2A、図2BのMTJ素子Jt、Jnは、磁化反転電流Iwが� ��生する磁場により磁化自由層の磁化状態を� ��転させる構成を有している。一実施例では� ��図2Aの断面図に示されているように、MTJ素� �Jt、Jnは、導電層11と、磁化固定層12と、トン ネルバリア層13と、磁化自由層14とを備えて� �成される。磁化固定層12は、導電層11の上面� ��直接に形成され、トンネルバリア層13は、� �化固定層12の上面に形成されている。磁化自 由層14は、トンネルバリア層13の上面に形成� �れている。磁化固定層12は、磁化が固定され た強磁性体膜で形成され、磁化自由層14は、� ��化が反転可能な強磁性体膜で形成されてい� ��。MTJ素子Jt、Jnの下部端子n3、n3’は、導電� �11の一方の端の付近に設けられ、下部端子n4� ��n4’は、導電層11の他方の端の付近に設けら れている。一方、MTJ素子Jt、Jnの上部端子n2、 /n2は、磁化自由層14の上面に設けられている� ��下部端子n3、n3’、n4、n4’、及び上部端子n2 、/n2は、典型的には、ビアコンタクトとして 形成される。図2Bに示されているように、磁� ��固定層12及び磁化自由層14の容易軸の方向は 、X軸方向(導電層11の延伸方向)から45°傾けら れている。ただし、磁化固定層12及び磁化自� ��層14の容易軸の方向は、X軸方向と平行でな� ��限り自由に選択できることに留意されたい� ��磁化固定層12及び磁化自由層14の容易軸の方 向と、X軸方向がなす角度は、例えば、30°、4 5°、60°、90°に設定され得る。図2Bでは、磁� �固定層12の磁化が+X方向、+Y方向のいずれに� �45°をなす方向(右上方向)に向けられている� �して示されている。

 図2A、図2Bの構成のMTJ素子Jt、Jnでは、磁� �反転電流Iwが導電層11に+X方向に流されると� �磁化自由層14に+Y方向に磁界が印加される。� ��れにより、磁化固定層12及び磁化自由層14の 磁化方向が平行になり、MTJ素子Jt、Jnは低抵� �状態(データ”0”)になる。一方、磁化反転� �流Iwが導電層11に-X方向に流されると、磁化� �由層14に-Y方向に磁界が印加される。これに� ��り、磁化固定層12及び磁化自由層14の磁化方 向が反平行になり、MTJ素子Jt、Jnは高抵抗状� �(データ”1”)になる。図2A、図2Bの構成によ� ��ば、導電層11と磁化自由層14との距離を極め て小さく(例えば、数10nm)に小さくできるので 、磁化反転電流Iwを低減する、例えば、1mA以� ��にすることができる。

 図2Cに示されているように、導電層11の上 面に磁化自由層14が直接に積層され、磁化自� ��層14の上面にトンネルバリア層13が積層され 、トンネルバリア層13の上面に磁化固定層12� �積層されることも可能である。このような� �成によれば、導電層11と磁化自由層14の距離� ��限界まで近づけられるため、磁化反転電流I wを更に低減することができる。

 図3Aは、MTJ素子Jt、Jnの構成の他の例を示� ��断面図であり、図3Bは、その平面図である� �図3A、図3BのMTJ素子Jt、Jnは、磁化反転電流の 電子に与えられたスピンによって磁化自由層 の磁化を反転させる磁壁移動型のMTJ素子とし て構成されている。

 一実施例では図3Aに示されているように� �MTJ素子Jt、Jnは、スピン源21a、21bと、磁化自� ��層22と、トンネルバリア層23と、磁化固定層 24とを備えて構成されている。スピン源21a、2 1bは、磁化自由層22の両端付近の下面に接合� �れている。トンネルバリア層23は、磁化自由 層22の上面に積層され、磁化固定層24はトン� �ルバリア層23の上面に積層されている。スピ ン源21a、21b、磁化自由層22、磁化固定層24は� �いずれも、その磁化方向が垂直方向(Z軸方向 )である。磁化固定層24の磁化は+Z方向に固定� ��れる。スピン源21aの磁化は-Z方向に固定さ� �、スピン源21bの磁化は+Z方向に固定されてい る。磁化自由層22は、スピン源21aとスピン源2 1bの間に発生する磁壁27を境界として磁化が� �方向に向く領域と下方向に向く領域とに分� �れる。

 図3A、図3BのMTJ素子Jt、Jnでは、磁化反転� �流Iwを+X方向に流すと、スピン源21bによって� ��ピン偏極された電子が磁化自由層22に注入� �れる。この注入されたスピン偏極電子のス� �ントルク作用によって磁壁27が-X方向に移動� ��、スピン源21aの近傍に到達する。その結果� ��磁化固定層24直下における磁化自由層22の磁 化方向は磁化固定層24と平行になり、MTJ素子J t、Jnは低抵抗状態(データ“0”)となる。一方 、磁化反転電流Iwを-X方向に流すと、スピン� �21a近傍にあった磁壁27が+X方向へ移動し、ス� ��ン源21bの近傍に到達する。その結果、磁化� ��定層24直下における磁化自由層22の磁化方向 は磁化固定層24と反平行になり、MTJ素子Jt、Jn は高抵抗状態(データ“1”)となる。

 図3A、図3BのMTJ素子の構成によると、磁化 反転電流Iwを数100μA程度に低減でき、その結� ��、電流供給回路部(本実施例では、NORゲート NR1、NR2)の面積オーバヘッドを抑制できる。

 以下では、第1実施例の不揮発性ラッチ回 路1の動作を詳細に説明する。図4は、図1に示 した第1実施例の不揮発性ラッチ回路1の等価� ��路を示す図であり、図4では、MTJ素子Jt、Jn� �可変抵抗として図示されている。以下、図4� ��その動作タイミング・チャートを示した図5 を用いて、第1実施例の不揮発性ラッチ回路1� ��動作を説明する。

 図5を参照して、通常のラッチ動作が行われ る場合(図5のサイクルT ₁ )、ストア・イネーブル信号(/WE)は非活性化さ れる、即ち、ハイレベルにプルアップされる 。MTJ素子Jt、Jnの下部端子n3、n3’はNORゲートN R1、NR2のNMOSトランジスタ(プルダウントラン� �スタ)を介して接地される。また、リコール� ��イネーブル信号REも非活性化され(即ち、ロ� ��レベルにプルダウンされ)、NMOSトランジス� �M7がオフ状態にされる。クロック信号CLKがハ イレベルにプルアップされると、NMOSトラン� �スタM1、M2がオン状態となってノードn1、/n1� �保持データが入力データD、/Dに書き換えら� �、そのまま出力データQ、/Qとして出力され� �(スルー動作)。この時、MTJ素子Jt、Jnの上部� �子n2、/n2は接地電位とほぼ同電位である。ク ロック信号CLKがローレベルになると、NMOSト� �ンジスタM1、M2がオフ状態となり、クロスカ� ��プルされたインバータIV1、IV2の作用により� ��データが保持される(保持動作)。第1実施例� ��不揮発性ラッチ回路1は、原理的には、通常 のラッチ回路よりもMTJ素子Jt、Jnの抵抗が増� �するため動作速度が劣化する。しかしなが� �、MTJ素子Jt、Jnの抵抗値をNMOSトランジスタM4� ��M6のオン抵抗よりも小さい抵抗値(数100ω~数k ω程度)に設定すれば、その影響は低減できる 。すなわち、第1実施例の不揮発性ラッチ回� �1は、一般的なラッチ回路とほぼ同性能で動� ��させることが可能である。

 ストア動作時(図5のサイクルT ₂ 、T ₃ )では、ストア・イネーブル信号/WEが活性化� �れる、即ち、ローレベルにされる。ストア� �イネーブル信号/WEの活性化に応答して、電� �供給回路部として機能するNORゲートNR1、NR2� �、磁化反転電流IwをMTJ素子Jtの下部端子n3と� �MTJ素子Jnの下部端子n3’の間に供給し、MTJ素� ��Jt、Jnの磁化状態を変更する。磁化反転電流 Iwの向きは、ノードn1、/n1の保持データに応� �て決定される。例えば、ノードn1がハイレベ ル、ノード/n1がローレベルの時、MTJ素子Jnの� ��部端子n3’からMTJ素子Jtの下部端子n3に向け� ��磁化反転電流Iwが流れ、MTJ素子Jtが高抵抗状 態(Rhigh)、MTJ素子Jnが低抵抗状態(Rlow)となるよ うにそれぞれの磁化自由層の磁化方向が設定 される。一方、ノードn1がローレベル、ノー� ��/n1がハイレベルの時、MTJ素子Jtの下部端子n3 からMTJ素子Jnの下部端子n3’に向けて磁化反� �電流Iwが流れ、MTJ素子Jtが低抵抗状態、MTJ素� ��Jtが高抵抗状態となるようにそれぞれの磁� �自由層の磁化方向が設定される。磁化反転� �流Iwが供給されている時、下部端子n3、n3’� �一時的に接地電圧よりも高い電圧になるが� �その電圧上昇をインバータIV1、IV2の静的ノ� �ズマージン以下にすることは容易に可能で� �る。例えば、一般的なNORゲートは出力ノー� �と電源側の電源端子との間に直列に接続さ� �た2つのPMOSトランジスタと、出力ノードと接 地側の電源端子との間に並列に接続された2� �のNMOSトランジスタで構成される。ストア動� ��時は、NORゲートNR1、NR2の一方のNORゲートの� ��列接続PMOSトランジスタと、他方のNORゲート の並列接続NMOSトランジスタが同時にオン状� �となっている。直列接続PMOSトランジスタの� ��ン抵抗は並列接続NMOSトランジスタのオン抵 抗よりも5~6倍に高くなるため、MTJ素子Jtの下� ��端子n3と、MTJ素子Jnの下部端子n3’の電位はV dd/5程度以下にできる。従って、ラッチとし� �機能するクロスカップルのインバータIV1、IV 2は、ノードn1と/n1に保持されているデータを そのまま保持できる。

 図5において、ストア・イネーブル信号/WE は、クロック信号CLKの立ち下がり時(即ち、� �持動作時)に活性化されていることに留意さ� ��たい。このようなタイミングで磁化反転電� ��Iwを供給することで、ラッチされたデータ� �変化しないのでMTJ素子Jt、Jnの磁化を所望の� ��向に確実に設定することができる。しかし� ��ストア・イネーブル信号/WEの活性化タイミ� ��グは図5に図示されているタイミングに限定 されず、任意である。例えば、クロック信号 CLKの立ち上がり時、すなわち、不揮発性ラッ チ回路1がスルー動作しているタイミングでMT J素子Jt、Jnに磁化反転電流Iwを供給すること� �可能である。

 リコール動作時(サイクルT ₄ )では、クロック信号(CLK)をローレベルにした 状態で、リコール・イネーブル信号(RE)を活� �化(ハイレベル)され、NMOSトランジスタM7がオ ン状態、すなわち、クロスカップルされたイ ンバータIV1、IV2の入出力が互いに短絡される 。この時、ノードn1、/n1の電位は、電源電位V ddと接地電位の中間の電位となる。ノードn1� �/n1の電位V(n1)、V(/n1)は、MTJ素子Jt、Jnの抵抗� �尾(即ち、磁化状態)に応じて以下のように変 化する。
(i)MTJ素子Jtが高抵抗状態、Jnが低抵抗状態の� �
   V(n1)>V(/n1) ・・・(1)
(ii)Jtが低抵抗状態、Jnが高抵抗状態の時
   V(n1)<V(/n1) (2)
従って、MTJ素子Jt、Jnの磁化状態として保存� �れた1ビットのデータを相補の電圧としてノ� ��ドn1、/n1に呼び出すことができる。リコー� �・イネーブル信号REをローレベルにすると、 NMOSトランジスタM7はオフ状態となり、ノード n1、/n1の電位差は、クロスカップルされたイ� ��バータIV1、IV2の正転増幅作用により論理振� ��まで増幅される。即ち、ノードn1、/n1の一� �がハイレベルに、他方がローレベルになる� �以上説明したリコール動作は多くの場合、� �源投入時に実行される。これにより、MTJ素� �Jt、Jnに保存した1ビットのデータがインバー タIV1、IV2で構成されるラッチへ転送され、電 源遮断直前の状態を呼び出すことが可能とな る。

 本実施例の不揮発性ラッチ回路1の一つの 特徴は、MTJ素子Jt、Jnの下部端子n4、n4’が配� ��によって接続された回路構成にある。この� ��うな構成によれば、MTJ素子Jt、Jnの下部端子 n3、n3’に接続される配線、及び、下部端子n4 、n4’を接続する配線が、ノードn1、/n1をプ� �ダウンする電源線(接地線)、及び、磁化反転 電流Iwを流すための配線として兼用される。� ��4の回路構成では、MTJ素子Jt、Jnの下部端子n3 、n3’に接続される配線、及び、下部端子n4� �n4’を接続する配線は、ストア動作が行われ ないときには接地され、ストア動作が行われ 、磁化反転電流Iwが流されるときには、接地� ��位に近い電位(例えば、0.1V程度)になる。従� ��て、いずれの場合においても、インバータI V1、IV2は、ラッチとして正常に機能する。そ� ��一方で、磁化反転電流Iwが流される導体をMT J素子Jt、Jnに組み込むことが可能になる。従� ��て、磁化反転電流Iwが流される導体とMTJ素� �Jt、Jnの磁化自由層との距離を限界まで近づ� ��ることができ、磁化反転電流Iwを低減する� �とができる。これにより、磁化反転電流Iwを 供給する電流供給回路部(本実施例では、NOR� �ートNR1、NR2)を構成するトランジスタのサイ� ��を低減し、面積オーバヘッドを有効に軽減� ��ることができる。

 不揮発性ラッチ回路1の回路構成は、図4� �示したものに限定されない。例えば、図6は� ��磁化反転電流Iwを供給する電流供給回路部� �インバータIV5、IV6と、電流スィッチとして� �能するNMOSトランジスタM8、M9と、プルダウン トランジスタとして機能するNMOSトランジス� �M10とで構成した不揮発性ラッチ回路1Aの構成 を示している。図6の回路構成によれば、図4� ��回路構成に比べて、下部端子n3、n3’、や上 部端子n2、/n2の電位をより接地電位に近づけ� ��がら不揮発性ラッチ回路1Aを動作させるこ� �ができる。例えば、ストア動作時は、NMOSト� ��ンジスタM8、M9がオン状態、NMOSトランジス� �M10がオフ状態となり、MTJ素子Jtの下部端子n3� ��MTJ素子Jnの下部端子n3’の間にはノードn1、/ n1に保持されるデータに応じた向きに磁化反� ��電流Iwが流される。この時、NMOSトランジス� ��M8、M9のうち、一方は線形領域でオン状態と なり、もう一方は飽和領域に近い領域でオン 状態となる。飽和領域でのオン抵抗は線形領 域でのオン抵抗よりも1桁程度大きいためMTJ� �子Jtの下部端子n3とMTJ素子Jnの下部端子n3’の 電位はほぼ接地電位に等しくなる。一方、通 常動作時やリコール動作時(ストア動作時以� �)では、NMOSトランジスタM10がオン状態となる ので、MTJ素子Jtの下部端子n3とMTJ素子Jnの下部 端子n3’は接地電位にプルダウンされる。

 図7は、クロックト・インバータを用いた ラッチ回路として構成された不揮発性ラッチ 回路1Bの回路構成を示している。クロックト� ��インバータCIVは、PMOSトランジスタM11、M12と 、NMOSトランジスタM13、M14とで構成される。� �ンバータIV1にはPMOSトランジスタM16、NMOSトラ ンジスタM17が追加され、インバータIV1は、ク ロックト・インバータとして機能する。イン バータIV2には、PMOSトランジスタM18とNMOSトラ� ��ジスタM19が追加される。PMOSトランジスタM18 とNMOSトランジスタM19とは常時オン状態であ� �、インバータIV1を構成するMOSトランジスタM3 、M4、M16、M17の合成オン抵抗と、インバータI V2を構成するMOSトランジスタM5、M6、M18、M19の 合成オン抵抗の整合をとるために使用されて いる。

 図7の不揮発性ラッチ回路1Bは、ラッチ動� ��を以下のようにして行う。クロック信号CLK� ��ハイレベルにプルアップされ、クロック信� ��/CLKがローレベルにプルダウンされると、PMO SトランジスタM12及びNMOSトランジスタM13がオ� ��状態になると共にPMOSトランジスタM16及びNMO SトランジスタM17がオフ状態になり、入力デ� �タDの反転データがノードn1に、非反転デー� �が/n1に伝送される。インバータIV3は、ノー� �n1に設定されたデータの反転データ(即ち、� �力データDの非反転データ)を出力データQと� �て出力する。クロック信号CLKがローレベル� �プルダウンされ、クロック信号/CLKがハイレ� ��ルにプルアップされると、MOSトランジスタM 12、M13がオフ状態に、MOSトランジスタM16、M17� ��オン状態となり、ノードn1、/n1にデータが� �持される。図4の回路構成と同様に、磁化反� ��電流Iwは、NORゲートNR1、NR2によって生成さ� �る。

 不揮発性ラッチ回路1Bのストア動作は、� �4の不揮発性ラッチ回路1と同様である。

 不揮発性ラッチ回路1Bのリコール動作は� �クロック信号CLKをローレベル、クロック信� �/CLKをハイレベル、リコール・イネーブル信� ��REをハイレベルにした状態で実行される。� �の状態では、NMOSトランジスタM7がオン状態� �あり、クロスカップルされたインバータIV1� �IV2の出力が互いに短絡される。これにより� �MTJ素子Jt、Jnの磁化状態として保存された1ビ ットのデータは相補の電位としてノードn1、/ n1に呼び出される。ここで、リコール・イネ� ��ブル信号REをローレベルにすると、NMOSトラ� ��ジスタM7はオフ状態となり、ノードn1、/n1に リコールされた電位差は、クロスカップルさ れたインバータIV1、IV2の正転増幅作用により 論理振幅まで増幅され、出力される。

 以上、本発明の第1実施例について詳述し たが、本発明は、以上に例示した回路(図1、� ��4、図6、図7)に限定されず、本発明の技術思 想の範囲内において適宜変更され得る。例え ば、上述の不揮発性ラッチ回路は、ハイスル ー型の不揮発性ラッチ回路として構成されて いるが、ロースルー型の不揮発性ラッチに回 路構成を変更することができる。また、例え ば、不揮発性ラッチ回路のレイアウト及びセ ルの配置や磁化固定層の磁化方向等に応じて 、セルレイアウトや配線接続を最適に変更し ても構わない。

 さらに、MTJ素子Jt、Jnの構造は図2A~図2C、� ��3A、図3Bに図示された構造に限定されず、磁 化反転電流を流す導電層(あるいは配線層)がM TJ素子の平面方向と水平に、MTJ素子の上面、� ��るいは下面に具備されており、さらにその� ��電層とMTJ素子の一端子が電気的に接続され� ��構造を本実施例に適用してもよい。

 さらに、MTJ素子Jt、Jnは、インバータIV1、 IV2の電源側の電源端子に接続されていてもよ い。即ち、図4において、NMOSトランジスタM4� �M6のソースが接地線に接続され、PMOSトラン� �スタM3のソースにMTJ素子Jtの上部端子n2が接� �され、PMOSトランジスタM4のソースにMTJ素子Jn の上部端子/n2が接続される。MTJ素子Jt、Jnの� �部端子n3、n3’は電気的に接続される。この� ��き、NORゲートNR1、NR2の代わりに、NANDゲート が用いられることが望ましい。

(第2実施例)
 本発明の第2実施例では、本発明の不揮発性 ラッチ回路が、遅延型フリップフロップ(D-FF) として動作するように構成されている。第2� �施例の不揮発性Dフリップフロップ回路1Cは� �一般的に用いられるマスター・スレーブ方� �のD-FFにおいて、図4で示したハイスルー型の 不揮発性ラッチ回路1をスレーブ・ラッチと� �て用いた構成を有している。

 詳細には、第2実施例の不揮発性Dフリッ� �フロップ回路1Cは、マスター・ラッチ31と、� ��レーブ・ラッチ32と、インバータIV22~IV24と� �備えている。マスター・ラッチ31は、クロッ クト・インバータCI1、CI2と、インバータIV21� �で構成されている。

 クロックト・インバータCI1は、PMOSトラン ジスタM21、M22と、NMOSトランジスタM23、M24と� �備えている。PMOSトランジスタM21及びNMOSトラ ンジスタM24のゲートには、入力データDが供� �される。PMOSトランジスタM22のゲートには、� ��ロック信号CLKの非反転信号p1が入力され、NM OSトランジスタM23のゲートには、クロック信� ��CLKの反転信号/p1が入力される。クロックト� ��インバータCI1の出力は、ノードn5に接続さ� �る。

 クロックト・インバータCI2は、PMOSトラン ジスタM25、M26と、NMOSトランジスタM27、M28と� �備えている。PMOSトランジスタM25及びNMOSトラ ンジスタM28のゲートには、入力データDが供� �される。PMOSトランジスタM26のゲートには、� ��ロック信号CLKの反転信号/p1が入力され、NMOS トランジスタM27のゲートには、クロック信号 CLKの非反転信号p1が入力される。クロックト� ��インバータCI2は、その入力がノードn6に接� �され、出力がノードn5に接続されている。ク ロックト・インバータCI2は、インバータIV21� �クロスカップルされている;即ち、インバー� ��IV21は、その入力がノードn5に接続され、出� ��がノードn6に接続されている。ノードn6は、 マスター・ラッチ31の出力端子として機能す� ��。

 スレーブ・ラッチ32は、図4で図示した不� ��発性ラッチ回路1と同様の構成を有している 。マスター・ラッチ31のノードn6から出力さ� �た出力信号は、NMOSトランジスタM1を介して� �ードn1に供給されると共に、インバータIV7及 びNMOSトランジスタM2を介してノード/n1に供給 される。NMOSトランジスタM1、M2のゲートには� ��クロック信号CLKの非反転信号p1が供給され� �。NMOSトランジスタM7には、(ローアクティブ� ��ある)リコール・イネーブル信号/REの反転信 号p2が供給される。

 図9は、第2実施例の不揮発性Dフリップフロ� ��プ回路1Cの動作を示すタイミング・チャー� �である。図9のサイクルT ₁ -T ₂ は、不揮発性Dフリップフロップ回路1Cの通常 動作を示し、サイクルT ₃ -T ₅ は、ストア動作を示しており、サイクルT ₆ は、リコール動作を示している。

 通常動作時(サイクルT ₁ -T ₂ )では、ストア・イネーブル信号/WEとリコー� �・イネーブル信号/REは共に非活性状態(共に� ��イレベル)に設定される。これにより、NORゲ ートNR1、NR2の出力は共にローレベルにプルダ ウンされ、NMOSトランジスタM7はオフ状態で動 作する。

 クロック信号CLKがローレベルの時、マス� ��ー・ラッチ31のクロックト・インバータCI1� �活性化され、入力データDはノードn6まで伝� �される。一方、クロックト・インバータCI2� �非活性状態になると共に、NMOSトランジスタM 1、M2がオフ状態となるから、スレーブ・ラッ チ32には入力データDは伝送されない;出力デ� �タQと等価なデータは、ノードn1と/n1の状態� �して保持される。

 クロック信号CLKがハイレベルになると、� ��ロックト・インバータCI1がオフ状態に、ク� ��ックト・インバータCI2がオン状態となって� ��ノードn5、n6の状態が保持される。同時に、 NMOSトランジスタM1、M2がオンとなって、マス� ��ー・ラッチ31の状態がノードn1、/n1に伝送、 更新され、出力データ/Qとして外部に出力さ� ��る。

 ストア動作時(サイクルT ₃ -T ₅ )では、ストア・イネーブル信号/WEが活性化� �れる(即ち、ローレベルに設定される)。スト ア・イネーブル信号/WEの活性化に応答して、 NORゲートNR1、NR2は、ノードn1、/n1の状態に応� ��て、その一方の出力がローレベルに、他方� ��出力がハイレベルになる。すなわち、スレ� ��ブ・ラッチ32の状態(保持データ)に応じて、 MTJ素子Jt、Jnの磁化を相補に変化させるよう� �磁化反転電流IwがMTJ素子Jtの下部端子n3と、MT J素子Jnの下部端子n3’の間に流れる。図9のタ イミング・チャートでは、ストア・イネーブ ル信号/WEがクロック信号CLKに同期している;� �ち、図9では、ストア・イネーブル信号/WE信� ��はCLKがローレベルの時に活性化されている� ��して図示されている。しかし、本実施例に� ��いて、ストア・イネーブル/WE信号が活性化� ��れるタイミングは任意である。ノードn1、/n 1の電位はクロック信号CLKの立ち上がりでし� �遷移しないため、ストア・イネーブル/WE信� �の活性化がクロック周期内であれば安定し� �MTJ素子Jt、Jnに保持データをストアすること� ��可能である。

 リコール動作時(サイクルT ₆ )では、第1実施例と同様に、クロック信号CLK� ��ローレベルに、ストア・イネーブル信号/WE� ��非活性状態(ハイレベル)にした状態で、リ� �ール・イネーブル信号/REが活性化状態(ロー� ��ベル)に設定される。この時、スレーブ・ラ ッチ32においては、NMOSトランジスタM1とM2が� �フ状態になり、MTJ素子Jt、Jnの下部端子n3、n3 ’は接地され、NMOSトランジスタM7がオンの状 態となる。この時、クロスカップルされたイ ンバータIV1、IV2の入力及び出力は短絡され、 ノードn1、/n1の電圧は式(1)、式(2)で表された� ��間電位となる。すなわち、MTJ素子Jt、Jnの磁 化状態に保存された1ビットのデータを相補� �電位としてノードn1、/n1に呼び出すことがで きる。リコール・イネーブル信号/REを非活性 状態(ハイレベル)にすると、NMOSトランジスタ M7はオフ状態となり、ノードn1、/n1にリコー� �された電位差が論理振幅まで増幅される。� �ードn1、/n1にリコールされたデータは、出力 データ/Qとして外部に出力される。以上説明� ��たリコール動作は多くの場合、電源投入時� ��実行される。これにより、MTJ素子Jt、Jnに保 存されていた1ビットのデータが、初期値と� �てスレーブ・ラッチ32に転送され、電源遮断 直前の状態を呼び出すことが可能となる。

 以上、本発明の第2実施例について詳述し たが、これは図8に示す回路に限定されず、� �発明の技術思想の範囲内において適宜変更� �れ得る。例えば、第1実施例の不揮発性ラッ� ��回路をロースルー・ラッチに構成を変更し� ��上でマスター・ラッチ31に適用することも� �能である。また、第1実施例の不揮発性ラッ� ��回路をロースルー・ラッチに構成を変更し� ��上でマスター・ラッチ31に適用し、さらに� �1実施例のハイスルー型の不揮発性ラッチ回� ��をスレーブ・ラッチ32に適用することも可� �である。このような構成によれば、マスタ� �・ラッチ31とスレーブ・ラッチ32の両方が不� ��発性になり、任意のクロック・タイミング� ��電源を遮断することが可能な不揮発性Dフリ ップフロップ回路を構成することができる。

 以上、実施形態を参照して本願発明を説� ��したが、本願発明は上記実施形態に限定さ� ��るものではない。本願発明の構成や詳細に� ��、本願発明のスコープ内で当業者が理解し� ��る様々な変更をすることができる。

 この出願は、2007年12月6日に出願された日 本出願特願2007-316397を基礎とする優先権を主� ��し、その開示の全てをここに取り込む。