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Patent Searching and Data


Title:
NONVOLATILE MEMORY ELEMENT AND ITS FABRICATION METHOD, AND NONVOLATILE SEMICONDUCTOR DEVICE USING THE NONVOLATILE MEMORY ELEMENT
Document Type and Number:
WIPO Patent Application WO/2009/050861
Kind Code:
A1
Abstract:
A nonvolatile memory element comprises a first electrode (103), a second electrode (105), and a resistance change layer (104) interposed between the first electrode (103) and the second electrode (105) and reversibly changing in resistance value according to an electrical signal applied between both the electrodes (103) and (105). The resistance change layer (104) includes an oxygen-deficient hafnium oxide. The resistance value between the first electrode (103) and the second electrode (105) is increased by applying, as an electrical signal, a first polarity voltage pulse between the first electrode (103) and the second electrode (105) and is decreased by applying, as the electrical signal, a second polarity voltage pulse between the first electrode (103) and the second electrode (105). The first and second polarities have mutually opposite polarities and the absolute voltage value of the first polarity voltage pulse is greater than that of the second polarity voltage pulse.

Inventors:
MITANI SATORU
FUJII SATORU
TAKAGI TAKESHI
Application Number:
PCT/JP2008/002838
Publication Date:
April 23, 2009
Filing Date:
October 08, 2008
Export Citation:
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Assignee:
PANASONIC CORP (JP)
MITANI SATORU
FUJII SATORU
TAKAGI TAKESHI
International Classes:
H01L21/82; H01L27/10; H01L21/822; H01L27/04; H01L45/00; H01L49/00
Foreign References:
JP2006279042A2006-10-12
JP2007220768A2007-08-30
JP2007184419A2007-07-19
JP2007109875A2007-04-26
JP2007088349A2007-04-05
JP2008205191A2008-09-04
JP2006173267A2006-06-29
Attorney, Agent or Firm:
PATENT CORPORATE BODY ARCO PATENT OFFICE (Bo-eki Bldg.123-1 Higashimachi, Chuo-ku,Kobe-sh, Hyogo 31, JP)
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Claims:
 第1電極と、第2電極と、前記第1電極と前記第2電極との間に介在する抵抗変化層とを備え、前記第1電極および前記第2電極間に与えられる電気的信号によって可逆的に前記第1電極および前記第2電極間の抵抗値が変化する不揮発性記憶素子において、
 前記抵抗変化層は、酸素不足型のハフニウム酸化物を含み、
 前記電気的信号として第1の極性の電圧パルスを前記第1電極および前記第2電極間に印加することにより前記第1電極および前記第2電極間の抵抗値が高くなり、
 前記電気的信号として第2の極性の電圧パルスを前記第1電極および前記第2電極間に印加することにより前記第1電極および前記第2電極間の抵抗値が低くなり、

前記第1の極性と前記第2の極性とが互いに逆の極性であり、

 前記第1の極性の電圧パルスの電圧の絶対値が前記第2の極性の電圧パルスの電圧の絶対値より大きい、ことを特徴とする不揮発性記憶素子。
 前記酸素不足型のハフニウム酸化物をHfO x と表した場合に、0.9≦x≦1.6を満足することを特徴とする請求項1に記載の不揮発性記憶素子。
 前記酸素不足型のハフニウム酸化物はハフニウム金属相を含まないことを特徴とする請求項1または請求項2に記載の不揮発性記憶素子。
 前記酸素不足型のハフニウム酸化物はアモルファス相あるいは微結晶相からなることを特徴とする請求項1に記載の不揮発性記憶素子。
 前記酸素不足型のハフニウム酸化物の抵抗率が1mωcmから17mωcmであることを特徴とする請求項1に記載の不揮発性記憶素子。
 第1電極と、第2電極と、前記第1電極と前記第2電極との間に介在する抵抗変化層とを備え、前記第1電極および前記第2電極間に与えられる電気的信号によって可逆的に前記第1電極および前記第2電極間の抵抗値が変化し、前記抵抗変化層は、酸素不足型のハフニウム酸化物を含み、前記電気的信号として第1の極性の電圧パルスを前記第1電極および前記第2電極間に印加することにより前記第1電極および前記第2電極間の抵抗値が高くなり、前記電気的信号として第2の極性の電圧パルスを前記第1電極および前記第2電極間に印加することにより前記第1電極および前記第2電極間の抵抗値が低くなり、前記第1の極性と前記第2の極性とが互いに逆の極性であり、前記第1の極性の電圧パルスの電圧の絶対値が前記第2の極性の電圧パルスの電圧の絶対値より大きい不揮発性記憶素子の製造方法において、
 前記ハフニウム酸化物をスパッタ法により形成する、不揮発性記憶素子の製造方法。
 半導体基板と、前記半導体基板の上に互い平行に形成された複数の第1の電極配線と、前記複数の第1の電極配線の上方に前記半導体基板の主面に平行な面内において互いに平行に且つ前記複数の第1の電極配線に立体交差するように形成された複数の第2の電極配線と、前記複数の第1の電極配線と前記複数の第2の電極配線との立体交差点に対応して設けられた不揮発性記憶素子とを具備するメモリアレイを備え、
 前記不揮発性記憶素子のそれぞれは、前記第1の電極配線と前記第2電極配線との間に介在させ、前記第1電極配線および前記第2電極配線間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層とを備え、
 前記抵抗変化層は、酸素不足型のハフニウム酸化物を含み、

 前記電気的信号として第1の極性の電圧パルスを前記第1電極配線および前記第2電極配線間に印加することにより前記第1電極配線および前記第2電極配線間の抵抗値が高くなり、
 前記電気的信号として第2の極性の電圧パルスを前記第1電極配線および前記第2電極配線間に印加することにより前記第1電極配線および前記第2電極配線間の抵抗値が低くなり、

前記第1の極性と前記第2の極性とが互いに逆の極性であり、

 前記第1の極性の電圧パルスの電圧の絶対値が前記第2の極性の電圧パルスの電圧の絶対値より大きい、不揮発性半導体装置。
 半導体基板と、前記半導体基板の上に互い平行に形成された複数の第1の電極配線と、前記複数の第1の電極配線の上方に前記半導体基板の主面に平行な面内において互いに平行に且つ前記複数の第1の電極配線に立体交差するように形成された複数の第2の電極配線と、前記複数の第1の電極配線と前記複数の第2の電極配線との立体交差点に対応して設けられた不揮発性記憶素子とを具備するメモリアレイを備え、
 前記不揮発性記憶素子のそれぞれは、前記第1の電極配線と接続される第1電極と、前記第2の電極配線と接続される第2電極と、前記第1電極と前記第2電極との間に介在させ、前記第1電極および前記第2電極間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層とを備え、
 前記抵抗変化層は、酸素不足型のハフニウム酸化物を含み、

 前記電気的信号として第1の極性の電圧パルスを前記第1電極および前記第2電極間に印加することにより前記第1電極および前記第2電極間の抵抗値が高くなり、
 前記電気的信号として第2の極性の電圧パルスを前記第1電極および前記第2電極間に印加することにより前記第1電極および前記第2電極間の抵抗値が低くなり、

前記第1の極性と前記第2の極性とが互いに逆の極性であり、

 前記第1の極性の電圧パルスの電圧の絶対値が前記第2の極性の電圧パルスの電圧の絶対値より大きい、不揮発性半導体装置。
 前記不揮発性記憶素子のそれぞれは、
 前記第1電極と前記第2電極との間に電流抑制素子を具備しており、
 当該電流抑制素子は、前記抵抗変化層と電気的に接続されている、請求項7または請求項8に記載の不揮発性半導体装置。
 請求項7乃至請求項9の何れかに記載の不揮発性半導体装置が備える前記メモリアレイが複数積層されてなる多層化メモリアレイを備える、不揮発性半導体装置。
 半導体基板と、前記半導体基板上に形成された、互いに交差するように配列された複数のワード線および複数のビット線、前記複数のワード線および複数のビット線の交点に対応してそれぞれ設けられた複数のトランジスタ、並びに前記複数のトランジスタに一対一で対応して設けられた複数の不揮発性記憶素子とを備え、
 前記不揮発性記憶素子のそれぞれは、第1電極と、第2電極と、前記第1電極と前記第2電極との間に介在させ、対応して設けられている前記トランジスタのソースまたはドレイン電極を介して前記第1電極および前記第2電極間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層とを備え、
 前記抵抗変化層は、酸素不足型のハフニウム酸化物を含み、

 前記電気的信号として第1の極性の電圧パルスを前記第1電極および前記第2電極間に印加することにより前記第1電極および前記第2電極間の抵抗値が高くなり、

 前記電気的信号として第2の極性の電圧パルスを前記第1電極および前記第2電極間に印加することにより前記第1電極および前記第2電極間の抵抗値が低くなり、

前記第1の極性と前記第2の極性とが互いに逆の極性であり、

 前記第1の極性の電圧パルスの電圧の絶対値が前記第2の極性の電圧パルスの電圧の絶対値より大きい、不揮発性半導体装置。
 半導体基板と、前記半導体基板上に形成された、所定の演算を実行する論理回路およびプログラム機能を有する不揮発性記憶素子とを備え、
 前記不揮発性記憶素子は、第1電極と、第2電極と、前記第1電極と前記第2電極との間に介在させ、両電極間の電圧に基づいて可逆的に抵抗値が変化する抵抗変化層とを備え、
 前記抵抗変化層は、酸素不足型のハフニウム酸化物を含み、

 前記電気的信号として第1の極性の電圧パルスを前記第1電極および前記第2電極間に印加することにより前記第1電極および前記第2電極間の抵抗値が高くなり、

 前記電気的信号として第2の極性の電圧パルスを前記第1電極および前記第2電極間に印加することにより前記第1電極および前記第2電極間の抵抗値が低くなり、

前記第1の極性と前記第2の極性とが互いに逆の極性であり、

 前記第1の極性の電圧パルスの電圧の絶対値が前記第2の極性の電圧パルスの電圧の絶対値より大きい、不揮発性半導体装置。
 請求項7、請求項8または請求項11に記載の不揮発性半導体装置を更に備える、請求項12に記載の不揮発性半導体装置。
 前記第1の極性の電圧パルスを前記第1電極および前記第2電極間に印加することにより、前記第1電極および前記第2電極のうちの電位が高い方の電極と前記抵抗変化層との界面近傍の該抵抗変化層に酸素原子が集まって前記第1電極および前記第2電極間の抵抗値が高くなり、

 前記第2の極性の電圧パルスを前記第1電極および前記第2電極間に印加することにより、前記集まった酸素原子が該抵抗変化層内に拡散して前記第1電極および前記第2電極間の抵抗値が低くなる、請求項1に記載の不揮発性記憶素子。
 前記抵抗変化層は、前記ハフニウム酸化物をHfO x と表した場合に、0.9≦x≦1.6を満足するように構成されている、請求項6に記載の不揮発性記憶素子の製造方法。

 前記ハフニウム酸化物をHfO x と表した場合に、0.9≦x≦1.6を満足するように構成されている、請求項7、請求項8、請求項11、または請求項12に記載の不揮発性半導体装置。
 請求項1に記載の不揮発性記憶素子と、
 前記不揮発性記憶素子の前記第1電極および前記第2電極間に、書き込み信号に応じて、前記第1の極性の電圧パルスまたは前記第2の極性の電圧パルスを印加し、それにより前記書き込み信号に応じた情報を前記第1電極および前記第2電極間の抵抗値として書き込む書き込み手段と、

 読み出し信号に応じて、前記不揮発性記憶素子の前記第1電極および前記第2電極間の抵抗値を検出し、該検出した抵抗値に応じた情報を読み出す読み出し手段と、を備える、不揮発性半導体装置。
Description:
不揮発性記憶素子およびその製 方法、並びにその不揮発性記憶素子を用い 不揮発性半導体装置

 本発明は、不揮発性記憶素子に関し、特 、印加される電気的信号に応じて抵抗値が 化する抵抗変化型の不揮発性記憶素子およ その製造方法、並びにその不揮発性記憶素 を用いた不揮発性半導体装置に関する。

 近年、デジタル技術の進展に伴い、携帯 情報機器および情報家電などの電子機器が より一層高機能化している。そのため、不 発性記憶素子の大容量化、書き込み電力の 減、書き込み/読み出し時間の高速化、およ び長寿命化の要求が高まっている。

 こうした要求に対して、既存のフローテ ングゲートを用いたフラッシュメモリの微 化には限界があると言われている。他方、 抗変化層を記憶部の材料として用いる不揮 性記憶素子(抵抗変化型メモリ)の場合、抵 変化素子から成る単純な構造の記憶素子で 成することができるため、さらなる微細化 高速化、および低消費電力化が期待されて る。

 抵抗変化層を記憶部の材料として用いる 合、例えば、電気的パルスの入力などによ て、その抵抗値を高抵抗から低抵抗へ、ま は低抵抗から高抵抗へと変化させることに る。この場合、低抵抗および高抵抗の2値を 明確に区別し、且つ低抵抗と高抵抗との間を 高速に安定して変化させ、これら2値が不揮 的に保持されることが必要になる。このよ なメモリ特性の安定および記憶素子の微細 を目的として、従来から、種々の提案がな れている。

 そのような提案の一つとして、2つの電極 と、それらの電極に挟まれた記録層とを備え 、その記録層の抵抗値を可逆的に変化するよ うに構成された抵抗変化素子によりメモリセ ルが構成された記憶素子が、特許文献1に開 されている。図25は、そのような従来の記憶 素子の構成を示す断面図である。

 図25に示すように、この記憶素子は、メ リセルを構成する複数の抵抗変化素子10がア レイ状に配置されて構成されている。抵抗変 化素子10は、下部電極1と上部電極4との間に 高抵抗膜2とイオン源層3とが挟まれて構成さ れている。これら高抵抗膜2およびイオン源 3により記憶層が構成され、この記憶層によ て、各メモリセルの抵抗変化素子10に情報 記録することができる。

 なお、それぞれの抵抗変化素子10は、半 体基板11上に形成されたMOSトランジスタ18の 方に配設されている。このMOSトランジスタ1 8は、半導体基板11内の素子分離層12により分 された領域に形成されたソース/ドレイン領 域13と、ゲート電極14とからなる。また、ゲ ト電極14は、記憶素子の一方のアドレス配線 であるワード線を兼ねている。

 MOSトランジスタ18のソース/ドレイン領域1 3の一方と、抵抗変化素子10の下部電極1とが プラグ層15、金属配線層16、およびプラグ層1 7を介して電気的に接続されている。また、MO Sトランジスタ18のソース/ドレイン領域13の他 方は、プラグ層15を介して金属配線層16に接 されている。この金属配線層16は、記憶素子 の他方のアドレス配線であるビット線に接続 される。

 上記のように構成された抵抗変化素子10 下部電極1と上部電極4との間に極性の異なる 電位を印加することにより、記録層を構成す るイオン源層3のイオン源を高抵抗層2へ移動 せる。または、そのイオン源を、高抵抗層2 から上部電極4へ移動させる。これにより、 抗変化素子10の抵抗値が高抵抗状態から低抵 抗状態へ、または、低抵抗状態から高抵抗状 態へと遷移して情報を記録することができる 。

 また、上部電極と下部電極とで挟まれた 抗変化材料が、多結晶構造を有する第1の電 気パルス変動抵抗層と、ナノ結晶またはアモ ルファス構造のいずれかを有する第2の電気 ルス変動抵抗層とで構成された記憶素子(相 化型メモリ)も知られている。この抵抗変化 材料を構成する抵抗層は、印加する電気パル スの電圧およびパルス幅に対応して抵抗値を 変化させることによって調整された上で抵抗 変化素子として動作することになる(例えば 特許文献2を参照。)。

 ところで、特許文献1および特許文献2にお て示された抵抗変化材料とは異なるものと て、2元系の遷移金属酸化物を用いた例が報 されている。例えば、特許文献3では、抵抗 変化材料としてNiO、V 2 O 5 、ZnO、Nb 2 O 5 、TiO 2 、WO 3 、CoOが開示されている。また、特許文献4で 、抵抗変化材料としてNiO、TiO 2 、HfO、NbO 2 、ZnO、WO 3 、CoOが開示されている。これらの材料は、2 系であるため、組成制御および成膜が比較 容易である。その上、半導体製造プロセス の整合性も比較的良好であるといえる。ま 、特許文献5では、抵抗変化材料として、NiO x 、NbO x 、TiO x 、ZrO x 、HfO x 、CoO x 、FeO x 、CuO x 、MnO x 、CrO x (xはOの数)が開示されている。これらは、化 量論的組成の遷移金属酸化物に対して酸素 が不足した(以下、酸素不足型という)遷移金 属酸化物である。これらの酸素不足型の遷移 金属酸化物も2元系であるため、組成制御お び成膜が比較的容易であり、半導体製造プ セスとの整合性も比較的良好であるといえ 。さらに、非特許文献1では、抵抗変化材料 して、TiNの表面を酸化してナノメートルオ ダーのTiO2結晶膜を形成したような構造を可 変抵抗層に使う例も開示されている。

特開2006-40946号公報

特開2004-349689号公報

特開2004-363604号公報

特開2005-317976号公報

特開2006-279042号公報 Japanese Journal of Applied Physics Vol.4 5, No .11, 2006, pp.L3 10-L312

 しかしながら、上述したような従来の抵 変化材料に用いられる遷移金属酸化物は、 下のような問題がある。

 まず、NiO、HfOなどの遷移金属酸化物を用 た場合あるいは特許文献5に開示された酸素 不足型の遷移金属酸化物を用いた場合、抵抗 変化材料を低抵抗状態から高抵抗状態へ変化 させるためには、μsecオーダーの長パルスが 要になるため、高速化を図ることが困難で るという問題がある。

 また、非特許文献1に開示されているTiO 2 を遷移金属酸化物として用いた場合、TiNを400 ℃酸素雰囲気で酸化処理して、TiO 2 /TiN膜構造にする必要があり、比較的高いプ セス温度を要するという問題がある。

 本発明は、このような事情に鑑みてなされ ものであり、その目的は、動作の高速化を ることができ、可逆的に安定した書き換え 性を有し、半導体製造プロセスと親和性の い不揮発性記憶素子およびその製造方法、 びにその不揮発性記憶素子を用いた備える 揮発性半導体装置を提供することにある。

 上記課題を解決するために、本発明の不 発性記憶素子は、第1電極と、第2電極と、 記第1電極と前記第2電極との間に介在する抵 抗変化層とを備え、前記第1電極および前記 2電極間に与えられる電気的信号によって可 的に前記第1電極および前記第2電極間の抵 値が変化する不揮発性記憶素子において、 記抵抗変化層は、酸素不足型のハフニウム 化物を含み、前記電気的信号として第1の極 の電圧パルスを前記第1電極および前記第2 極間に印加することにより前記第1電極およ 前記第2電極間の抵抗値が高くなり、前記電 気的信号として第2の極性の電圧パルスを前 第1電極および前記第2電極間に印加すること により前記第1電極および前記第2電極間の抵 値が低くなり、前記第1の極性と前記第2の 性とが互いに逆の極性であり、前記第1の極 の電圧パルスの電圧の絶対値が前記第2の極 性の電圧パルスの電圧の絶対値より大きいよ うに構成されている。

 上記本発明に係わる不揮発性半導体素子に いて、前記酸素不足型のハフニウム酸化物 HfO x と表した場合に、0.9≦x≦1.6を満足するよう 構成されていることが望ましい。

 さらに、上記本発明に係わる不揮発性半 体素子において、前記酸素不足型のハフニ ム酸化物はハフニウム金属相を含まないこ が望ましい。

 さらに、上記本発明に係わる不揮発性半 体素子において、前記酸素不足型のハフニ ム酸化物はアモルファス相あるいは微結晶 からなることが望ましい。

 さらに、上記本発明に係わる不揮発性半 体素子において、前記酸素不足型のハフニ ム酸化物の抵抗率が1mωcmから17mωcmであるこ とが望ましい。

 本発明の不揮発性記憶素子の製造方法は 第1電極と、第2電極と、前記第1電極と前記 2電極との間に介在する抵抗変化層とを備え 、不揮発性記憶素子の製造方法において、前 記ハフニウム酸化物をスパッタ法により形成 する。

 本発明の不揮発性半導体装置は、半導体 板と、前記半導体基板の上に互い平行に形 された複数の第1の電極配線と、前記複数の 第1の電極配線の上方に前記半導体基板の主 に平行な面内において互いに平行に且つ前 複数の第1の電極配線に立体交差するように 成された複数の第2の電極配線と、前記複数 の第1の電極配線と前記複数の第2の電極配線 の立体交差点に対応して設けられた不揮発 記憶素子とを具備するメモリアレイを備え 前記不揮発性記憶素子のそれぞれは、前記 1の電極配線と前記第2電極配線との間に介 させ、前記第1電極配線および前記第2電極配 線間に与えられる電気的信号に基づいて可逆 的に抵抗値が変化する抵抗変化層とを備え、 前記抵抗変化層は、酸素不足型のハフニウム 酸化物を含み、前記電気的信号として第1の 性の電圧パルスを前記第1電極配線および前 第2電極配線間に印加することにより前記第 1電極配線および前記第2電極配線間の抵抗値 高くなり、前記電気的信号として第2の極性 の電圧パルスを前記第1電極配線および前記 2電極配線間に印加することにより前記第1電 極配線および前記第2電極配線間の抵抗値が くなり、前記第1の極性と前記第2の極性とが 互いに逆の極性であり、前記第1の極性の電 パルスの電圧の絶対値が前記第2の極性の電 パルスの電圧の絶対値より大きいように構 されている。

 また、本発明の不揮発性半導体装置は、半 体基板と、前記半導体基板の上に互い平行 形成された複数の第1の電極配線と、前記複 数の第1の電極配線の上方に前記半導体基板 主面に平行な面内において互いに平行に且 前記複数の第1の電極配線に立体交差するよ に形成された複数の第2の電極配線と、前記 複数の第1の電極配線と前記複数の第2の電極 線との立体交差点に対応して設けられた不 発性記憶素子とを具備するメモリアレイを え、前記不揮発性記憶素子のそれぞれは、 記第1の電極配線と接続される第1電極と、 記第2の電極配線と接続される第2電極と、前 記第1電極と前記第2電極と
の間に介在させ、前記第1電極および前記第2 極間に与えられる電気的信号に基づいて可 的に抵抗値が変化する抵抗変化層とを備え 前記抵抗変化層は、酸素不足型のハフニウ 酸化物を含み、前記電気的信号として第1の 極性の電圧パルスを前記第1電極および前記 2電極間に印加することにより前記第1電極お よび前記第2電極間の抵抗値が高くなり、前 電気的信号として第2の極性の電圧パルスを 記第1電極および前記第2電極間に印加する とにより前記第1電極および前記第2電極間の 抵抗値が低くなり、前記第1の極性と前記第2 極性とが互いに逆の極性であり、前記第1の 極性の電圧パルスの電圧の絶対値が前記第2 極性の電圧パルスの電圧の絶対値より大き ように構成されている。

 上記発明に係わる不揮発性半導体装置に いて、前記不揮発性記憶素子のそれぞれは 前記第1電極と前記第2電極との間に電流抑 素子を具備しており、当該電流抑制素子は 前記抵抗変化層と電気的に接続されている とが好ましい。

 また、本発明に係わる不揮発性半導体装 は、上記発明に係わる不揮発性半導体装置 備える前記メモリアレイが複数積層されて る多層化メモリアレイを備える構成として よい。

 また、本発明に係わる不揮発性半導体装 は、半導体基板と、前記半導体基板上に形 された、互いに交差するように配列された 数のワード線および複数のビット線、前記 数のワード線および複数のビット線の交点 対応してそれぞれ設けられた複数のトラン スタ、並びに前記複数のトランジスタに一 一で対応して設けられた複数の不揮発性記 素子とを備え、前記不揮発性記憶素子のそ ぞれは、第1電極と、第2電極と、前記第1電 と前記第2電極との間に介在させ、対応して 設けられている前記トランジスタのソース又 はドレイン電極を介して前記第1電極および 記第2電極間に与えられる電気的信号に基づ て可逆的に抵抗値が変化する抵抗変化層と 備え、前記抵抗変化層は、酸素不足型のハ ニウム酸化物を含み、前記電気的信号とし 第1の極性の電圧パルスを前記第1電極およ 前記第2電極間に印加することにより前記第1 電極および前記第2電極間の抵抗値が高くな 、前記電気的信号として第2の極性の電圧パ スを前記第1電極および前記第2電極間に印 することにより前記第1電極および前記第2電 極間の抵抗値が低くなり、前記第1の極性と 記第2の極性とが互いに逆の極性であり、前 第1の極性の電圧パルスの電圧の絶対値が前 記第2の極性の電圧パルスの電圧の絶対値よ 大きいように構成されている。

 また、本発明の不揮発性半導体装置は、 導体基板と、前記半導体基板上に形成され 、所定の演算を実行する論理回路およびプ グラム機能を有する不揮発性記憶素子とを え、前記不揮発性記憶素子は、第1電極と、 第2電極と、前記第1電極と前記第2電極との間 に介在させ、両電極間の電圧に基づいて可逆 的に抵抗値が変化する抵抗変化層とを備え、 前記抵抗変化層は、酸素不足型のハフニウム 酸化物を含み、前記電気的信号として第1の 性の電圧パルスを前記第1電極および前記第2 電極間に印加することにより前記第1電極お び前記第2電極間の抵抗値が高くなり、前記 気的信号として第2の極性の電圧パルスを前 記第1電極および前記第2電極間に印加するこ により前記第1電極および前記第2電極間の 抗値が低くなり、前記第1の極性と前記第2の 極性とが互いに逆の極性であり、前記第1の 性の電圧パルスの電圧の絶対値が前記第2の 性の電圧パルスの電圧の絶対値より大きい うな構成であってもよい。

 また、上記発明に係る不揮発性記憶素子 、前記第1の極性の電圧パルスを前記第1電 および前記第2電極間に印加することにより 前記第1電極および前記第2電極のうちの電 が高い方の電極と前記抵抗変化層との界面 傍の該抵抗変化層に酸素原子が集まって前 第1電極および前記第2電極間の抵抗値が高く なり、前記第2の極性の電圧パルスを前記第1 極および前記第2電極間に印加することによ り、前記集まった酸素原子が該抵抗変化層内 に拡散して前記第1電極および前記第2電極間 抵抗値が低くなるように構成されていても い。

 また、上記発明に係る不揮発性記憶素子の 造方法においては、前記抵抗変化層は、前 ハフニウム酸化物をHfO x と表した場合に、0.9≦x≦1.6を満足するよう 構成されていることが好ましい。

 また、上記発明に係る不揮発性半導体装置 、前記ハフニウム酸化物をHfO x と表した場合に、0.9≦x≦1.6を満足するよう 構成されていることが好ましい。

 また、本発明の不揮発性半導体装置は、上 の不揮発性記憶素子と、前記不揮発性記憶 子の前記第1電極および前記第2電極間に、 き込み信号に応じて、前記第1の極性の電圧 ルスまたは前記第2の極性の電圧パルスを印 加し、それにより前記書き込み信号に応じた 情報を前記第1電極および前記第2電極間の抵 値として書き込む書き込み手段と、読み出 信号に応じて、前記不揮発性記憶素子の前 第1電極および前記第2電極間の抵抗値を検 し、該検出した抵抗値に応じた情報を読み す読み出し手段と、を備える、
 本発明の上記目的、他の目的、特徴、及び 点は、添付図面参照の下、以下の好適な実 態様の詳細な説明から明らかにされる。

 本発明によれば、高速動作が可能で、し も可逆的に安定した書き換え特性を有し、 導体製造プロセスと親和性の高い不揮発性 憶素子およびその製造方法、並びにその不 発性記憶素子を用いた不揮発性半導体装置 得られる。

図1は本発明の第1の実施の形態に係る 揮発性記憶素子の一構成例を示した断面図 ある。 図2は情報を書き込む場合における本発 明の第1の実施の形態に係る不揮発性記憶素 の動作例を示す図である。 図3は情報を読み出す場合における本発 明の第1の実施の形態に係る不揮発性記憶素 の動作例を示す図である。 図4は本発明の第1の実施の形態に係る不揮発 記憶素子が備える抵抗変化層におけるO 2 /(Ar+O 2 )流量比と不揮発性記憶素子の抵抗値との関 を示す図である。 図5は不揮発性記憶素子の電気的な特性 を示す図であって、(a)は、比較例に係る不揮 発性記憶素子の電流-電圧特性をそれぞれ示 図、(b)、(c)は、本発明の第1の実施の形態に る不揮発性記憶素子の電流-電圧特性を示す 図である。 図6は不揮発性記憶素子の電気的な特性 を示す図であって、(a)は、本発明の第1の実 の形態に係る不揮発性記憶素子の電流-電圧 性を示す図、(b)は、比較例に係る不揮発性 憶素子の電流-電圧特性をそれぞれ示す図で ある。 図7は本発明の第1の実施の形態に係る 揮発性記憶素子が備える抵抗変化層の抵抗 とパルス印加回数との関係を示す図であっ 、電極間に電気的パルスを連続的に印加し ときの抵抗変化層の抵抗値と電気的パルス 印加回数との関係を示す図である。 図8はO 2 /(Ar+O 2 )流量比を2~4%とした場合に得られた、ハフニ ム酸化物をHfO x と表した場合の、xの値を示す図である。 図9は本発明の第1の実施の形態に係る不揮発 記憶素子が備える抵抗変化層におけるO 2 /(Ar+O 2 )流量比と抵抗率との関係を示す図である。 図10はO 2 /(Ar+O 2 )流量比を2~4%とした場合に得られた、ハフニ ム酸化物からなる抵抗変化層のXRD(X線回折) ャートである。 図11は本発明の第1の実施の形態に係る 不揮発性記憶素子の変形例の構成を示す断面 図である。 図12は本発明の第2の実施の形態に係る 不揮発性半導体装置の構成を示すブロック図 である。 図13は図12におけるA部の構成(4ビット の構成)を示す斜視図である。 図14は本発明の第2の実施の形態に係る 不揮発性半導体装置が備える不揮発性記憶素 子の構成を示す断面図である。 図15は本発明の第2の実施の形態に係る 不揮発性半導体装置が備える不揮発性記憶素 子の変形例の構成を示す断面図である。 図16は本発明の多層化構造の不揮発性 導体装置が備えるメモリアレイの構成を示 斜視図である。 図17は本発明の第2の実施の形態に係る 不揮発性半導体装置の動作例を示すタイミン グチャートである。 図18は本発明の第3の実施の形態に係る 不揮発性半導体装置の構成を示すブロック図 である。 図19は、図18におけるC部の構成(2ビッ 分の構成)を示す断面図である。 図20は本発明の第3の実施の形態に係る 不揮発性半導体装置の動作例を示すタイミン グチャートである。 図21は本発明の第4の実施の形態に係る 不揮発性半導体装置の構成を示すブロック図 である。 図22は本発明の第4の実施の形態に係る 不揮発性半導体装置が備える救済アドレス格 納レジスタの構成を示すブロック図である。 図23は本発明の第4の実施の形態に係る 不揮発性半導体装置が備える救済アドレス格 納レジスタの構成を示す断面図である。 図24は本発明の第4の実施の形態に係る 不揮発性半導体装置の製造プロセスの主要な 流れを示すフローチャートである。 図25は従来の記憶素子の構成を示す断 図である。

符号の説明

 100  不揮発性記憶素子
 101  基板
 102  酸化物層(絶縁層)
 103  第1電極層
 104  抵抗変化層
 105  第2電極層

106  素子領域
 200  不揮発性半導体装置
 201  メモリ本体部
 202  メモリアレイ
 203  行選択回路/ドライバ
 204  列選択回路/ドライバ
 205  書き込み回路
 206  センスアンプ
 207  データ入出力回路
 208  アドレス入力回路
 209  制御回路
 210  不揮発性記憶素子
 211  上部配線
 212  下部配線
 213  上部電極
 214  抵抗変化層
 215  内部電極
 216  電流抑制素子
 217  下部電極
 218  オーミック抵抗層
 219  第2の抵抗変化層

 300  不揮発性半導体装置
 301  メモリ本体部
 302  メモリアレイ
 303  行選択回路/ドライバ
 304  列選択回路
 305  書き込み回路
 306  センスアンプ
 307  データ入出力回路
 308  セルプレート電源
 309  アドレス入力回路
 310  制御回路
 313  不揮発性記憶素子
 314  上部電極
 315  抵抗変化層
 316  下部電極
 400  不揮発性半導体装置
 401  半導体基板
 402  CPU
 403  入出力回路
 404  論理回路
 405  アナログ回路
 406  BIST回路
 407  SRAM
 408  救済アドレス格納レジスタ
 409  不揮発性記憶素子
 410  書き込み回路
 411  読み出し回路
 412  ラッチ回路
 BL0,BL1,…  ビット線
 M11,M12,…  メモリセル
 T11,T12,…  トランジスタ
 WL0,WL1,…  ワード線

 以下、本発明の実施の形態を、図面を参 して詳しく説明する。なお、図中同一また 相当部分には同一の符号を付しその説明は 略する場合がある。

 (第1の実施の形態)
  [不揮発性記憶素子の構成]
 図1は、本発明の第1の実施の形態に係る不 発性記憶素子の一構成例を示した断面図で る。

 図1に示すように、不揮発性記憶素子100は 、基板101と、その基板101上に形成された酸化 物層102と、その酸化物層(絶縁層)102に形成さ た第1電極層103と、第2電極層105と、第1電極 103および第2電極層105に挟まれた抵抗変化層 104とを備えている。

 この不揮発性記憶素子100を駆動する場合 外部の電源によって所定の条件を満たす電 を第1電極層103と第2電極層105との間に印加 る。電圧印加の極性に従い、不揮発性記憶 子100の抵抗変化層104の抵抗値が、増加また 減少する。例えば、所定の閾値電圧よりも きなパルス電圧が印加された場合、抵抗変 層104の抵抗値が増加または減少する一方で その閾値電圧よりも小さなパルス電圧が印 された場合、抵抗変化層104の抵抗値は変化 ない。

 第1電極層103および第2電極層105の材料と ては、例えば、Pt(白金)、W(タングステン)、C u(銅)、Al(アルミニウム)、TiN(窒化チタン)、TaN (窒化ハフニウム)およびTiAlN(窒化チタンアル ニウム)などがある。

 抵抗変化層104は、ハフニウム酸化物で構成 れている。ここで、このハフニウム酸化物 、HfO x と表した場合に、安定状態にあるHfO 2 の酸素量(すなわち、x=2)に比較して酸素量が ない(不足)状態の酸化物であり、0.9≦x≦1.6 満足するものである。xがこの範囲内にある 理由については後述する。

 なお、基板101としては、シリコン単結晶 板または半導体基板を用いることができる 、これらに限定されるわけではない。抵抗 化層104は比較的低い基板温度で形成するこ が可能であるため、樹脂材料などの上に抵 変化層104を形成することができる。

  [不揮発性記憶素子の製造方法]
 次に、本実施の形態の不揮発性記憶素子100 製造方法について説明する。

 まず、単結晶シリコンである基板101上に 厚さ200nmの酸化物層102を熱酸化法により形 する。そして、第1電極層103としての厚さ200n mのPt薄膜を、RFマグネトロンスパッタ法によ 酸化物層102上に形成する。ここで、成膜の の真空度は1.0Pa、RFパワーは200W、Ar流量は15s ccm、成膜時間は5分とした。

 次に、第1電極層103上に、抵抗変化層104と してのハフニウム酸化物膜を形成する。この 成膜には、Hfターゲットを用いた反応性RFス ッタ法を用いた。このときの成膜条件を以 に示す。

 ターゲット:Hf
 ターゲットサイズ:φ80mm
 真空度:1Pa
 基板温度:25℃
 スパッタガス:Ar+O 2
 O 2 /(Ar+O 2 )流量比:2.7~3.3%(Ar+O 2 の総流量は15sccm)
 RF-Power:300W
 膜厚:30nm
 次に、抵抗変化層104上に、第2電極層105とし ての厚さ150nmのPt薄膜をRFスパッタ法により形 成する。この場合の成膜条件は、第1電極層10 3を形成する場合と同様である。

最後に、フォトリソグラフィとドライエッチ ングによって、素子領域106を形成する。素子 領域106は、直径3μmの円形である。

 なお、抵抗変化層104の形成において、ハフ ウム酸化物をターゲットとすることによっ 、O 2 などの反応性ガスを使用しないスパッタ法を 用いるようにしてもよい。

  [不揮発性記憶素子の動作例]
 次に、本実施の形態の不揮発性記憶素子100 メモリとしての動作例、すなわち情報の書 込み/読み出しをする場合の動作例を、図面 を参照して説明する。

 図2は、情報を書き込む場合における本発 明の第1の実施の形態に係る不揮発性記憶素 の動作例を示す図である。

 第1電極層103と第2電極層105との間にパル 幅が100nsecの極性が異なる2種類の電気的パル スを交互に印加すると、抵抗変化層104の抵抗 値が図2に示すように変化する。すなわち、 1電極層103に対して、第2電極層105側が正とな る正電圧パルス(電圧E1、パルス幅100nsec)を電 間に印加した場合、抵抗変化層104の抵抗値 、高抵抗値Rb(5000ω)から低抵抗値Ra(350ω)へ減 少する。他方、第1電極層103に対して、第2電 層105側が負となる負電圧パルス(電圧E2、パ ス幅100nsec)を電極間に印加した場合、抵抗 化層104の抵抗値が、低抵抗値Raから高抵抗値 Rbへ増加する。なお、ここでは、電圧E1を+1.0V とし、電圧E2を-1.5Vとしている。

 この図2に示す例では、高抵抗値Rbを情報 0」に、低抵抗値Raを情報「1」にそれぞれ割 り当てている。そのため、抵抗変化層104の抵 抗値が高抵抗値Rbになるように負電圧パルス 電極間に印加することによって情報「0」が 書き込まれることになり、また、低抵抗値Ra なるように正電圧パルスを電極間に印加す ことによって情報「1」が書き込まれること になる。

 図3は、情報を読み出す場合における本発 明の第1の実施の形態に係る不揮発性記憶素 の動作例を示す図である。

 情報の読み出しを行う場合、抵抗変化層1 04の抵抗値を変化させるときに印加する電気 パルスよりも振幅の小さい読み出し用電圧E 3(|E3|<|E1|、|E3|<|E2|)を電極間に印加する。 その結果、抵抗変化層104の抵抗値に対応した 電流が出力され、その出力電流値を検出する ことにより、書き込まれている情報の読み出 しが可能となる。

 図3に示す例では、出力電流値Iaが抵抗値R aに、出力電流値Ibが抵抗値Rbにそれぞれ対応 ているので、出力電流値laが検出された場 は情報「1」が、出力電流値lbが検出された 合は情報「0」がそれぞれ読み出されること なる。

 以上のように、第1電極層103と第2電極層10 5とに挟まれた領域において、抵抗変化層104 記憶部として機能することにより、不揮発 記憶素子100がメモリとして動作することに る。

  [不揮発性記憶素子のO 2 /(Ar+O 2 )流量比と抵抗変化特性]
 次に、本実施の形態の不揮発性記憶素子100 おいて、抵抗変化層104の製造工程におけるO 2 /(Ar+O 2 )流量比と抵抗変化特性との関係について、 較例と対比しながら説明する。

 図4は、本発明の第1の実施の形態に係る不 発性記憶素子100の第1電極層103と第2電極層105 との間の抵抗値と抵抗変化層104の製造工程に おけるO 2 /(Ar+O 2 )流量比との関係を示す図である。ここでは まったく電気的パルスを印加していない未 理の不揮発性記憶素子を用い、抵抗値の測 には、抵抗変化層104の抵抗値を変化させる きに印加する電気的パルスよりも振幅の小 い電圧+0.05[V]を電極間に印加し、そのときに 流れる電流を測定して、0.05[V]/電流を計算す ことで抵抗値を求めている。

 図4に示すように、O 2 /(Ar+O 2 )流量比とともに未処理の不揮発性記憶素子 抵抗値は急激に増大することがわかる。な 、O 2 /(Ar+O 2 )流量比が4%の不揮発性記憶素子の抵抗値は、 あまりにも抵抗値が高く、+0.05Vの電圧印加で は測定できなかったため図4には表示してい い。図4に示したO 2 /(Ar+O 2 )流量比が2%、2.7%、3%、3.3%および図4では表示 ていない4%の5種類の不揮発性記憶素子の抵 変化特性について調べた。

 ここで、O 2 /(Ar+O 2 )流量比が2.7%、3%、3.3%は本発明の第1の実施の 形態に係り、2%および4%は、比較例に相当す 。

 図5(a)~(c)、および図6(a)、(b)は、それぞれO 2 /(Ar+O 2 )流量比が2%、2.7%、3%、3.3%、4%の5種類の素子 電流-電圧特性を示す。図5(b)、(c)、図6(a)に いては、本実施の形態の不揮発性記憶素子10 0は、電流-電圧特性にヒステリシス特性が見 れる。すなわち、正電圧を増大させて引き き減少させると、正電圧を印加した後は、 加する前よりも電流値が増大し、抵抗値が 少することがわかる。一方、負電圧を印加 た場合は抵抗値が増加することがわかる。

 O 2 /(Ar+O 2 )流量比が3.3%(図6(a))の不揮発性記憶素子の未 理の抵抗値は、41Mωと非常に大きいため、 流-電圧特性を測定する前に、+2V程度の直流 圧を印加してソフトブレークダウンさせ、 抗値を43kωまで低下させている。このよう 抵抗変化を生じさせるための前処理は、従 、フォーミング処理と呼ばれている。本実 の形態の場合は、フォーミング処理はO 2 /(Ar+O 2 )流量比が3.3%の不揮発性記憶素子において必 であった。O 2 /(Ar+O 2 )流量比が2.7%および3%の不揮発性記憶素子は このようなフォーミング処理を施さなくて 、図5(b)および(c)に示した電流-電圧特性が得 られた。

 これに対し、図5(a)および図6(b)に示すよう 、比較例に係る不揮発性記憶素子の場合、 流-電圧特性にヒステリシス特性は見られな った。図5(a)に示したO 2 /(Ar+O 2 )流量比が2%の不揮発性記憶素子の場合、電流 -電圧特性は、電圧に対してほぼ直線的に電 が変化し、まったくヒステリシスを示さな 。また、図6(b)に示したO 2 /(Ar+O 2 )流量比4%の素子の場合、ほとんど電流は流れ ず、5V程度の電圧を印加してもソフトブレー ダウンは起こらず、フォーミング処理がで なかった。

 以上述べたように不揮発性記憶素子100の電 -電圧特性にヒステリシスが現れる抵抗変化 層104の製造工程におけるO 2 /(Ar+O 2 )流量比の範囲は、2.7%から3.3%の範囲であるこ とがわかった。

 また、このようなヒステリシスを示す不揮 性記憶素子は、パルス幅が100nsecで、極性が 異なる電気的パルスを交互に印加することに よって、抵抗値が増減した。図7(a)から(c)は O 2 /(Ar+O 2 )流量比が2.7%、3%、3.3%の不揮発性記憶素子の 抗値とパルス印加回数との関係を示す図で る。この図7(a)~(c)には、第1電極層103と第2電 極層105との間にパルス幅が100nsecの極性が異 る2種類の電気的パルスを交互に印加した結 が示されている。

 このように2種類の電気的パルスを交互に電 極間に印加した結果、図7(a)~(c)に示すように 不揮発性記憶素子100の第1電極層103と第2電 層105との間の抵抗値は可逆的に変化した。O 2 /(Ar+O 2 )流量比によって印加したパルス電圧の大き は異なり、具体的には、O 2 /(Ar+O 2 )流量比2.7%の図7(a)の場合、正電圧パルスは、 電圧+3.5V、負電圧パルスは、電圧-5.0V、O 2 /(Ar+O 2 )流量比3%の図7(b)の場合、正電圧パルスは、 圧+1.0V、負電圧パルスは、電圧-1.5V、O 2 /(Ar+O 2 )流量比3.3%の図7(c)の場合、正電圧パルスは、 電圧+1.0V、負電圧パルスは、電圧-1.3Vであっ 。図7(a)~(c)のいずれの場合においても、正電 圧パルスを電極間に印加した場合、不揮発性 記憶素子100の第1電極層103と第2電極層105との の抵抗値が減少し、負電圧パルスを印加し 場合、不揮発性記憶素子100の第1電極層103と 第2電極層105との間の抵抗値が増加した。

 特許文献3乃至特許文献5に記載されてい 従来の、NiO、HfOなどの遷移金属酸化物を抵 変化材料として用いた場合、抵抗変化材料 高抵抗状態から低抵抗状態へ変化させるた の電気的パルスと低抵抗状態から高抵抗状 へ変化させるための電気的パルスの極性は じであり、また、低抵抗状態から高抵抗状 へ変化させるためにはμsecオーダーの長パル スが必要になる。本実施の形態の不揮発性記 憶素子においては、抵抗変化材料の抵抗値を 増減させるためには必ず極性が異なる電気的 パルスを印加することが必要であり、また、 そのパルス幅は100nsec程度と比較的小さくて い。この点が本実施の形態の不揮発性記憶 子の特徴といえる。さらに、本実施の形態 不揮発性記憶素子の特長として、高抵抗状 から低抵抗状態へ変化させるための電気的 ルスと低抵抗状態から高抵抗状態へ変化さ るための電気的パルスの振幅の絶対値の大 関係が特許文献3乃至特許文献5に記載されて いる従来例と異なる点については、抵抗変化 のメカニズムとともに後述する。

 以上のことより、抵抗変化層104の製造工程 おけるO 2 /(Ar+O 2 )流量比を適切な範囲にすることによって、 実施の形態の不揮発性記憶素子100が抵抗変 型の不揮発性記憶素子として機能すること 確認することができた。

 なお、O 2 /(Ar+O 2 )流量比が2%および4%の比較例に対して電気的 ルスを印加しても、抵抗変化現象は認めら なかった。したがって、これら比較例を、 逆的な書き換え特性を有する抵抗変化型の 揮発性記憶素子として用いることはできな 。

 このように抵抗変化層104において抵抗変化 象が生じるかどうかは、抵抗変化層104の製 工程におけるO 2 /(Ar+O 2 )流量比に依存していることがわかる。そこ 、以下に、O 2 /(Ar+O 2 )流量比と抵抗変化層104の酸素含有率との関 、O 2 /(Ar+O 2 )流量比と抵抗変化層104の結晶構造との関係 O 2 /(Ar+O 2 )流量比と抵抗変化層104の抵抗率との関係を べ、抵抗変化現象が生じる要因について考 する。

なお、以上のような分析を行うには、ある程 度大きな抵抗変化層を堆積した領域が必要で あるので、単結晶シリコン基板上に厚さ200nm 酸化物層が形成された素子パターンのない 板上に、O 2 /(Ar+O 2 )流量比を変化させて作製した抵抗変化層を 50nm堆積した分析用の試料を別途用意した。

  [O 2 /(Ar+O 2 )流量比と抵抗変化層の酸素含有率との関係]
 図8は、分析用に用意した試料の抵抗変化層 におけるO 2 /(Ar+O 2 )流量比とハフニウム酸化物をHfO x と表した場合のxの値との関係を示す図であ 。なお、ここで示すxは、RBS法(ラザフォード 後方散乱法)によって分析したものである。

 図8に示すように、O 2 /(Ar+O 2 )流量比の値によって、抵抗変化層104の酸素 有率は連続的に変化している。抵抗変化特 を示す下限のO 2 /(Ar+O 2 )流量比2.7%に対応するHfO x のxは0.9であり、O 2 /(Ar+O 2 )流量比3%に対応するHfO x のxは1.3であり、抵抗変化特性を示す上限のO 2 /(Ar+O 2 )流量比3.3%に対応するHfO x のxは1.6であった。

 したがって、抵抗変化層104としてハフニウ 酸化物をHfO x と表した場合、0.9≦x≦1.6を満足するとき、 好な抵抗変化特性を示すといえる。比較例 示した、抵抗変化層104としてO 2 /(Ar+O 2 )流量比が4%に対応するHfO x のxは2.2であり、ハフニウム酸化物HfO 2 に近い酸素含有率であることから、酸素が不 足していないハフニウム酸化物は抵抗変化特 性を示さないといえる。また、比較例で示し た、抵抗変化層104としてO 2 /(Ar+O 2 )流量比が2%に対応するHfO x のxは0.6であり、このような酸素が十分に不 している場合には抵抗変化特性を示さない いえる。

  [O 2 /(Ar+O 2 )流量比と抵抗変化層の抵抗率との関係]
 図9は、分析用に用意した試料の抵抗変化層 におけるO 2 /(Ar+O 2 )流量比と抵抗率との関係を示す図である。 お、ここで示す抵抗率は、O 2 /(Ar+O 2 )流量比が4%以外は4端子法によって測定した ート抵抗値に基づいて算出したものであり O 2 /(Ar+O 2 )流量比が4%の抵抗率は、抵抗が非常に高く通 常の4端子法では測定できないため、2重リン プローブ法によって算出したものである。 お、2重リングプローブ法とは、同心円状に 配置された2重のリング形状の電極を試料の 面に押し当て、2重のリング形状の電極間に 圧を印加し、試料に流れる電流を検出して 抗を求める方法である。

 図9に示すように、O 2 /(Ar+O 2 )流量比の値によって、抵抗変化層104の抵抗 は連続的に変化している。したがって、抵 変化層104の酸素含有率により、抵抗変化層10 4の抵抗率を連続的に制御することができる 考えられる。このことから、抵抗変化層104 おいて良好な抵抗変化現象を得るためには 抵抗変化層104の抵抗率が適切な範囲にある 要があることが考えられる。抵抗変化層104 してO 2 /(Ar+O 2 )流量比が、2.7~3.3%の範囲で、良好な抵抗変化 特性を示すことから、図9より、抵抗変化層10 4の抵抗率が1mωcm~17mωcmという、金属でもなく 絶縁物でもない範囲に限定することが重要で あることがわかった。

  [O 2 /(Ar+O 2 )流量比と抵抗変化層の結晶相との関係]
 図10は、分析用に用意した試料の抵抗変化 のXRD(X線回折)チャートである。ここでは薄 のX線回折スペクトル測定であるので、X線の サンプル表面との角度を1°に固定し、入射し たX線の延長線からディテクタまでの角度(2θ) を変化させ、回折スペクトル強度を測定した 。サンプルに対するX線の入射角θを変化させ 、その回折スペクトルを測定した。比較とし て図10には、O 2 /(Ar+O 2 )流量比0%の場合に得られた金属ハフニウムの XRDチャートも示している。図10に示すように O 2 /(Ar+O 2 )流量比が2%では、2θ=32.4°、35.9°、37.2°、57.5 、64.7°、69.8°に観察される金属ハフニウム ピークの痕跡が認められる。さらに、O 2 /(Ar+O 2 )流量比が2.7%以上になると金属ハフニウムの ークは消失し、ハフニウム酸化物のモノク ニック相の(111)と思われるピーク(2θ=32.5°) と変化している。O 2 /(Ar+O 2 )流量比が2%では、抵抗変化特性を示さないこ とから、金属ハフニウムが抵抗変化層内に微 量にでも存在すると、金属部分に電流が流れ て抵抗変化を示さないと推測される。

 また、O 2 /(Ar+O 2 )流量比が2.7%以上では、幅広いピークを確認 ることができることから、抵抗変化層はア ルファス状態あるいは微結晶状態であると えることができる。アモルファス状態ある は微結晶状態であることと良好な抵抗変化 性とは関係があるように思われる。

 [抵抗変化のメカニズム]

 本発明者等は、上述の抵抗変化現象を総合 に考察して、抵抗変化現象のメカニズムを 下のように推測している。

 すなわち、本実施の形態の不揮発性記憶素 の抵抗変化は、抵抗変化層とこの抵抗変化 を挟む一対の電極のうちの一方の電極との 面において、抵抗変化層の当該界面近傍の 位に電界によって酸素原子が集まったり、 の集まった酸素原子が拡散したりすること よって発現する。具体的には、当該一方の 極に他方の電極に対して正の電圧を印加す ば負に帯電している酸素原子が抵抗変化層 当該一方の電極との界面近傍の部位に集ま 、当該部位に高抵抗層が形成されて抵抗変 層全体が高抵抗化する。逆に、当該一方の 極に他方の電極に対して負の電圧を印加す ば、集まった酸素原子が当該部位から抵抗 化層内に拡散して抵抗変化層全体が低抵抗 する。

  このメカニズムは、抵抗変化層を高抵抗 するために必要な電圧パルスの電圧の絶対 が、抵抗変化層を低抵抗化するために必要 電圧パルスの電圧の絶対値より大きいとい 事実と符合する。すなわち、図7(a)の場合に ける不揮発性記憶素子では、高抵抗化する 合の電圧パルス(負電圧パルス)の電圧の絶 値が5.0Vであり、低抵抗化する場合の電圧パ ス(正電圧パルス)の電圧の絶対値が3.5Vであ 。図7(b)の場合における不揮発性記憶素子で は、高抵抗化する場合の電圧パルス(負電圧 ルス)の電圧の絶対値が1.5Vであり、低抵抗化 する場合の電圧パルス(正電圧パルス)の電圧 絶対値が1.0Vである。図7(c)の場合における 揮発性記憶素子では、高抵抗化する場合の 圧パルス(負電圧パルス)の電圧の絶対値が1.3 Vであり、低抵抗化する場合の電圧パルス(正 圧パルス)の電圧の絶対値が1.0Vである。こ らのいずれの不揮発素子においても、高抵 化するために必要な電圧パルスの電圧の絶 値が、低抵抗化するために必要な電圧パル の電圧の絶対値より大きい。これは、抵抗 化層の特定部位に酸素原子を集める(高抵抗 する)のに必要な電界の強度は、集めた酸素 原子を抵抗変化層内に拡散させる(低抵抗化 る)のに必要な電界(逆方向の電界)の強度よ 大きいからであると考えられる。なお、酸 原子を集める場合には、酸素原子が集まる 連れて増大する濃度勾配が形成され、その 大する濃度勾配に逆らって酸素原子を集め 必要がある。逆に、集まった酸素原子を拡 させる場合には、その濃度勾配に従って酸 原子を拡散させれば良い。それ故、酸素原 を集めるのに必要な電界強度は、集まった 素原子を拡散させるのに必要な電界強度よ 大きくなる。

 また、このメカニズムは、抵抗変化層を構 するハフニウム酸化物の酸素含有量が低い ど、高抵抗化するために必要な電圧パルス 電圧の絶対値が大きくなるという事実とも 合する。すなわち、O 2 /(Ar+O 2 )流量比が2.7%の場合(図7(a)の場合)における不 発性記憶素子では、高抵抗化する場合の電 パルスの電圧の絶対値が5.0Vである。O 2 /(Ar+O 2 )流量比が3%の場合(図7(b)の場合)における不揮 発性記憶素子では、高抵抗化する場合の電圧 パルスの電圧の絶対値が1.5Vである。O 2 /(Ar+O 2 )流量比が3.3%の場合(図7(c)の場合)における不 発性記憶素子では、高抵抗化する場合の電 パルスの電圧の絶対値が1.3Vである。このよ うに、ハフニウム酸化物の酸素含有量が低い 不揮発性記憶素子ほど、高抵抗化するために 必要な電圧パルスの電圧の絶対値が大きい。 これは、抵抗変化層の特定部位に一定レベル の濃度になるよう酸素原子を集める(高抵抗 する)のに必要な電界強度は、抵抗変化層内 酸素濃度が低いほど大きくなるからである

 このように、このメカニズムは本実施の 態において確認された抵抗変化現象をうま 説明できる。それ故、このメカニズムは、 理的なものであると本発明者等は考えてい 。

 [電圧パルスの要件]
 ここで、本実施の形態の不揮発性記憶素子1 00に印加する電圧パルスの条件をまとめる。 実施の形態の不揮発性記憶素子100において 第1電極層103と第2電極層105との間の抵抗値 、低抵抗状態における抵抗値をR L と表し、高抵抗状態における抵抗値をR H と表す。また、第1電極層103と第2電極層105と 間の抵抗値をR L からR H へ増大させる(高くする)ために印加する電圧 ルスの電圧値をV H と表し、第1電極層103と第2電極層105との間の 抗値をR H からR L へ減少させる(低くする)ために印加する電圧 ルスの電圧値をV L と表すと、V H の絶対値はV L の絶対値より大きいことが必要である。ここ で、R H >R L である。

 なお、念のために付言すると、上記では、 1電極層103に対し第2電極層105の電位が高く る電圧パルスを正電圧パルスと呼び、第1電 層103に対し第2電極層105の電位が低くなる電 圧パルスを負電圧パルスと呼んでいて、正電 圧パルスのときに第1電極層103と第2電極層105 の間の抵抗値がR H からR L へ減少し、負電圧パルスのときに第1電極層10 3と第2電極層105との間の抵抗値がR L からR H へ増大した。この場合、印加される電圧パル スの極性は、第1電極層103及び第2電極層105の ずれを基準にするかによって逆になる相対 なものであり、この電圧パルスの要件とは 質的に無関係である。

 [特許文献5のメモリと本実施の形態の不揮 性記憶素子との相違点]
 特許文献5のメモリは、抵抗変化材料として 、酸素不足型のハフニウム酸化物HfO x (具体例はニッケル酸化物NiO x で説明されている)を用いる点で本実施の形 の不揮発性記憶素子100と共通する。しかし 特許文献5のメモリは、2つの電極間の抵抗を 変化させるために、同じ極性の電圧パルスを 印加する点で本実施の形態の不揮発性記憶素 子100と異なる。また、2つの電極間の抵抗値 高抵抗状態の抵抗値(R H )から低抵抗状態の抵抗値(R L )へ減少させるために印加する電圧パルスの 圧(V L )の絶対値が、2つの電極間の抵抗値を低抵抗 態の抵抗値(R L )から高抵抗状態の抵抗値(R H )へ増大させるために印加する電圧パルスの 圧(V H )の絶対値より大きいことが必要である。こ は、本実施の形態の不揮発性記憶素子100に ける電圧パルスの要件とは逆の関係にある

 このような特許文献5のメモリにおける抵 抗変化メカニズムは、特許文献5の記載によ ば、以下の通りであると推測される。

 すなわち、金属欠陥が抵抗メモリ要素薄 (抵抗変化層)のフェルミレベル上に発生す ば低抵抗状態となり、金属欠陥が消えれば 抵抗状態となる。そして、2つの電極間に相 的に高い電圧が印加されると低抵抗状態と り、2つの電極間に相対的に低い電圧が印加 されると高抵抗状態となる。

 この特許文献5のメモリにおける抵抗変化 メカニズムは、上述の本実施の形態の不揮発 性記憶素子100における抵抗変化メカニズムと は全く異なっている。

 この両者における抵抗変化メカニズムの相 を反映して、特許文献5のメモリにおける酸 素不足型のハフニウム酸化物HfO x の好適な範囲は1.0≦x≦1.98であるのに対し、 実施の形態の不揮発性記憶素子100における 素不足型のハフニウム酸化物HfO x の好適な範囲は0.9≦x≦1.6である。

 それ故、本実施の形態の不揮発性記憶素子 、特許文献5のメモリとは全く異なる機能を 有しかつ特許文献5のメモリとは全く異なる 用効果を奏する記憶素子であると言える。 言すれば、本発明者等は異なる極性の電圧 ルスを印加することにより抵抗変化する新 な抵抗変化材料を発見したのである。但し その新規な抵抗変化材料は、同じ極性の電 パルスを印加することにより抵抗変化する 知の抵抗変化材料と一部重複する組成範囲 有する材料であったということである。

 なお、本実施の形態では、図1に示したとお り、抵抗変化層104が、下方に設けられた第1 極層103と、上方に設けられた第2電極層105と よって挟まれるように構成されており、し も抵抗変化層104の両端部と第2電極層105の両 端部とが断面視で揃っているが、これは一例 であり、本発明はこのような構成に限定され るわけではない。

 図11(a)から(c)は、本発明の第1の実施の形 に係る不揮発性記憶素子の変形例の構成を す断面図である。なお、これらの図11(a)か (c)においては、基板および酸化物層を便宜 省略している。

 図11(a)に示す変形例では、第1電極層103A、 抵抗変化層104A、および第2電極層105Aがこの順 に積層されて構成されており、これらの第1 極層103A、抵抗変化層104A、および第2電極層10 5Aの両端部は断面視で揃っていない。これに し、図11(b)に示す変形例では、同じく第1電 層103B、抵抗変化層104B、および第2電極層105B が積層されて構成されているものの、これら の第1電極層103B、抵抗変化層104B、および第2 極層105Bの両端部が断面視ですべて揃ってい 。本発明の不揮発性記憶素子は、このよう 構成されていてもよい。

 また、本実施の形態に係る不揮発性記憶 子100、および上記の2つの変形例においては 、いずれも抵抗変化層が上下に配された電極 で挟まれるように構成されているが、抵抗変 化層の両端面に電極を形成することによって 、抵抗変化層の主面に平行な方向に電流を流 すような構成であってもよい。すなわち、図 11(c)に示すように、抵抗変化層104Cの一方の端 面に第1電極103Cを、他方の端面に第2電極105C それぞれ形成し、その抵抗変化層104Cの主面 平行な方向に電流を流すように構成されて てもよい。

 ところで、図示していないが、本実施の 態に係る不揮発性記憶素子は絶縁層を備え いる。なお、CVD法などによって弗素ドープ 酸化膜を形成し、これを絶縁層とするよう してもよい。また、絶縁層を備えない構成 あってもよい。

 また、同様にして、図示していないが、 実施の形態に係る不揮発性記憶素子は配線 を備えている。配線材料としては、例えば Al、W、Cuなどを用いることができる。なお この配線層を備えない構成であってもよい

 (第2の実施の形態)
 上述した第1の実施の形態に係る不揮発性記 憶素子は、種々の形態の不揮発性半導体装置 へ適用することが可能である。第2の実施の 態に係る半導体装置は、第1の実施の形態に る不揮発性記憶素子を備える不揮発性半導 装置であって、ワード線とビット線との交 (立体交差点)に抵抗変化層を介在させた、 わゆるクロスポイント型のものである。

  [第2の実施の形態に係る半導体装置の構成 ]
 図12は、本発明の第2の実施の形態に係る不 発性半導体装置の構成を示すブロック図で る。また、図13は、図12におけるA部の構成(4 ビット分の構成)を示す斜視図である。

 図12に示すように、本実施の形態に係る 揮発性半導体装置200は、半導体基板上に、 モリ本体部201を備えており、このメモリ本 部201は、メモリアレイ202と、行選択回路/ド イバ203と、列選択回路/ドライバ204と、情報 の書き込みを行うための書き込み回路205と、 選択ビット線に流れる電流量を検出し、デー タ「1」または「0」と判定するセンスアンプ2 06と、端子DQを介して入出力データの入出力 理を行うデータ入出力回路207とを具備して る。また、不揮発性半導体装置200は、外部 ら入力されるアドレス信号を受け取るアド ス入力回路208と、外部から入力されるコン ロール信号に基づいて、メモリ本体部201の 作を制御する制御回路209とをさらに備えて る。

 メモリアレイ202は、図12および図13に示す ように、半導体基板の上に互いに平行に形成 された複数のワード線WL0,WL1,WL2,…と、これら の複数のワード線WL0,WL1,WL2,…の上方にその半 導体基板の主面に平行な面内において互いに 平行に、しかも複数のワード線WL0,WL1,WL2,…に 立体交差するように形成された複数のビット 線BL0,BL1,BL2,…とを備えている。

 また、これらの複数のワード線WL0,WL1,WL2, と複数のビット線BL0,BL1,BL2,…との立体交差 に対応してマトリクス状に設けられた複数 メモリセルM111,M112,M113,M121,M122,M123,M131,M132,M13 3,…(以下、「メモリセルM111,M112,…」と表す) 設けられている。

 ここで、メモリセルM111,M112,…は、第1の 施の形態に係る不揮発性記憶素子に相当し ハフニウム酸化物を含む抵抗変化層を有し いる。ただし、本実施の形態において、こ らのメモリセルM111,M112,…は、後述するよう 、電流抑制素子を備えている。

 なお、図12におけるメモリセルM111,M112,… 、図13において符号210で示されている。

 アドレス入力回路208は、外部回路(図示せ ず)からアドレス信号を受け取り、このアド ス信号に基づいて行アドレス信号を行選択 路/ドライバ203へ出力するとともに、列アド ス信号を列選択回路/ドライバ204へ出力する 。ここで、アドレス信号は、複数のメモリセ ルM111,M112,…のうちの選択される特定のメモ セルのアドレスを示す信号である。また、 アドレス信号は、アドレス信号に示された ドレスのうちの行のアドレスを示す信号で り、列アドレス信号は、アドレス信号に示 れたアドレスのうちの列のアドレスを示す 号である。

 制御回路209は、情報の書き込みサイクル おいては、データ入出力回路207に入力され 入力データDinに応じて、書き込み用電圧の 加を指示する書き込み信号を書き込み回路2 05へ出力する。他方、情報の読み出しサイク において、制御回路209は、読み出し用電圧 印加を指示する読み出し信号を列選択回路/ ドライバ204へ出力する。

 行選択回路/ドライバ203は、アドレス入力 回路208から出力された行アドレス信号を受け 取り、この行アドレス信号に応じて、複数の ワード線WL0,WL1,WL2,…のうちの何れかを選択し 、その選択されたワード線に対して、所定の 電圧を印加する。

 また、列選択回路/ドライバ204は、アドレ ス入力回路208から出力された列アドレス信号 を受け取り、この列アドレス信号に応じて、 複数のビット線BL0,BL1,BL2,…のうちの何れかを 選択し、その選択されたビット線に対して、 書き込み用電圧または読み出し用電圧を印加 する。

 書き込み回路205は、制御回路209から出力 れた書き込み信号を受け取った場合、行選 回路/ドライバ203に対して選択されたワード 線に対する電圧の印加を指示する信号を出力 するとともに、列選択回路/ドライバ204に対 て選択されたビット線に対して書き込み用 圧の印加を指示する信号を出力する。

 また、センスアンプ206は、情報の読み出 サイクルにおいて、読み出し対象となる選 ビット線に流れる電流量を検出し、データ 1」または「0」と判定する。その結果得ら た出力データDOは、データ入出力回路207を介 して、外部回路へ出力される。

  [第2の実施の形態に係る不揮発性半導体装 置が備える不揮発性記憶素子の構成]
 図14は、本発明の第2の実施の形態に係る不 発性半導体装置が備える不揮発性記憶素子 構成を示す断面図である。なお、図14では 図13のB部における構成が示されている。

 図14に示すように、本実施の形態に係る 揮発性半導体装置が備える不揮発性記憶素 210は、銅配線である下部配線212(図132におけ ワード線WL1に相当する)と同じく上部配線211 (図13におけるビット線BL1に相当する)との間 介在しており、下部電極217と、電流抑制素 216と、内部電極215と、抵抗変化層214と、上 電極213とがこの順に積層されて構成されて る。

 ここで、内部電極215、抵抗変化層214、お び上部電極213は、図1に示した実施の形態1 係る不揮発性記憶素子100における第1電極層1 03、抵抗変化層104、および第2電極層105にそれ ぞれ相当する。したがって、抵抗変化層214は 、第1の実施の形態と同様にして形成される

 電流抑制素子216は、TaNである内部電極215 介して、抵抗変化層214と直列接続されてい 。この電流抑制素子216は、MIM(Metal-Insulator-Me tal;金属-絶縁体-金属の意味)ダイオード又はMS M(Metal-Semiconductor-Metal;金属-半導体-金属の意味 )ダイオードに代表される素子であり、電圧 対して非線形な電流特性を示すものである また、この電流抑制素子216は、電圧に対し 双方向性の電流特性を有しており、所定の 値電圧Vf(一方の電極を基準にして例えば+1V 上または-1V以下)で導通するように構成され いる。

 なお、ハフニウムおよびその酸化物は、 導体プロセスに一般的に用いられている材 であり、非常に親和性が高いといえる。そ ため、既存の半導体製造プロセスに容易に み入れることが可能である。

  [第2の実施の形態に係る不揮発性半導体装 置が備える不揮発性記憶素子の変形例の構成 ]
 本実施の形態に係る不揮発性半導体装置が える不揮発性記憶素子の構成は、図14に示 たものに限られるわけではなく、以下に示 ような構成であってもよい。

 図15(a)から(g)は、本発明の第2の実施の形 に係る不揮発性半導体装置が備える不揮発 記憶素子の変形例の構成を示す断面図であ 。

 図15(a)には、図14に示す構成と異なり、内 部電極を備えず、抵抗変化層214が電流抑制素 子216の上に形成されている構成が示されてい る。

 図15(b)は、図14に示す構成と異なり、下部 電極、内部電極、および上部電極を備えず、 抵抗変化層214が電流抑制素子216の上に形成さ れている構成が示されている。また、図15(c) は、図14に示す構成と異なり、下部電極を えていない構成が示されている。他方、図 はしないが、上部電極を備えていない構成 考えられる。

 図15(d)には、図14に示す構成と異なり、内 部電極および電流抑制素子を備えていない構 成が示されており、図15(e)には、図15(d)にお てさらに上部電極および下部電極を備えて ない構成が示されている。

 また、図15(f)には、図14に示す構成と異な り、内部電極を備えず、その代わりにオーミ ック抵抗層218を備える構成が示されており、 図15(g)には、内部電極の代わりに第2の抵抗変 化層219を備える構成が示されている。

 なお、以上に示した変形例において、上 電極を備えていない場合は上部配線211が不 発性記憶素子の上部電極として機能し、ま 、下部電極を備えていない場合は下部配線2 12が不揮発性記憶素子の下部電極として機能 ることになる。

 また、メモリセルの数が比較的少ない場 、選択されないメモリセルへの回り込み電 が少なくなる。このような場合、上述した うな電流抑制素子を備えない構成とするこ が考えられる。

 以上のように、本実施の形態に係る不揮 性半導体装置が備える不揮発性記憶素子に いては、種々の構成が考えられる。

  [多層化構造の不揮発性半導体装置の構成 ]
 図12および図13に示した本実施の形態に係る 不揮発性半導体装置におけるメモリアレイを 、3次元に積み重ねることによって、多層化 造の不揮発性半導体装置を実現することが きる。

 図16は、本発明の多層化構造の不揮発性 導体装置が備えるメモリアレイの構成を示 斜視図である。図16に示すように、この不揮 発性半導体装置は、図示しない半導体基板の 上に互いに平行に形成された複数の下部配線 212と、これらの複数の下部配線212の上方にそ の半導体基板の主面に平行な面内において互 いに平行に、しかも複数の下部配線212に立体 交差するように形成された複数の上部配線211 と、これらの複数の下部配線212と複数の上部 配線211との立体交差点に対応してマトリクス 状に設けられた複数のメモリセル210とを備え るメモリアレイが、複数積層されてなる多層 化メモリアレイを備えている。

 なお、図16に示す例では、配線層が5層で り、その立体交差点に配される不揮発性記 素子が4層の構成となっているが、必要に応 じてこれらの層数を増減してもよいことは勿 論である。

 このように構成された多層化メモリアレ を設けることによって、超大容量不揮発性 モリを実現することが可能となる。

 なお、第1の実施の形態において説明した ように、本発明における抵抗変化層は低温で 成膜することが可能である。したがって、本 実施の形態で示すような配線工程での積層化 を行う場合であっても、下層工程で形成され たトランジスタおよびシリサイドなどの配線 材料に影響を与えることがないため、多層化 メモリアレイを容易に実現することができる 。すなわち、本発明のハフニウム酸化物を含 む抵抗変化層を用いることによって、多層化 構造の不揮発性半導体装置を容易に実現する ことが可能となる。

  [不揮発性半導体装置の動作例]
 次に、情報を書き込む場合の書き込みサイ ルおよび情報を読み出す場合の読み出しサ クルにおける第2の実施の形態に係る不揮発 性半導体装置の動作例について、図17に示す イミングチャートを参照しながら説明する

 図17は、本発明の第2の実施の形態に係る 揮発性半導体装置の動作例を示すタイミン チャートである。なお、ここでは、抵抗変 層が高抵抗状態の場合を情報「1」に、低抵 抗状態の場合を情報「0」にそれぞれ割り当 たときの動作例を示す。また、説明の便宜 、メモリセルM111およびM122について情報の書 き込みおよび読み出しをする場合のみについ て示す。

 図17におけるVPは、抵抗変化素子と電流抑 制素子とで構成されたメモリセルの抵抗変化 に必要なパルス電圧を示している。ここでは 、VP/2<閾値電圧Vfの関係が成り立つことが ましい。なぜなら、非選択のメモリセルに り込んで流れる漏れ電流を抑えることがで るからである。その結果、情報を書き込む 要のないメモリセルへ供給される余分な電 を抑制することができ、低消費電流化をよ 一層図ることができる。また、非選択のメ リセルへの意図しない浅い書き込み(一般に ィスターブと称される)が抑制されるなどの 利点もある。

 また、図17において、1回の書き込みサイ ルに要する時間である書き込みサイクル時 をtWで、1回の読み出しサイクルに要する時 である読み出しサイクル時間をtRでそれぞ 示している。

 メモリセルM111に対する書き込みサイクル において、ワード線WL0にはパルス幅tPのパル 電圧VPが印加され、そのタイミングに応じ 、ビット線BL0には同じく0Vの電圧が印加され る。これにより、メモリセルM111に情報「1」 書き込む場合の書き込み用電圧が印加され その結果、メモリセルM111の抵抗変化層が高 抵抗化する。すなわち、メモリセルM111に情 「1」が書き込まれたことになる。

 次に、メモリセルM122に対する書き込みサ イクルにおいて、ワード線WL1にはパルス幅tP 0Vの電圧が印加され、そのタイミングに応 て、ビット線BL1には同じくパルス電圧VPが印 加される。これにより、M122に情報「0」を書 込む場合の書き込み用電圧が印加され、そ 結果、メモリセルM122の抵抗変化層が低抵抗 化する。すなわち、メモリセルM122に情報「0 が書き込まれたことになる。

 メモリセルM111に対する読み出しサイクル においては、書き込み時のパルスよりも振幅 が小さいパルス電圧であって、0Vよりも大き VP/2よりも小さい値の電圧が、ワード線WL0に 印加される。また、このタイミングに応じて 、書き込み時のパルスよりも振幅が小さいパ ルス電圧であって、VP/2よりも大きくVPよりも 小さい値の電圧が、ビット線BL0に印加される 。これにより、高抵抗化されたメモリセルM11 1の抵抗変化層214の抵抗値に対応した電流が 力され、その出力電流値を検出することに り、情報「1」が読み出される。

 次に、メモリセルM122に対する読み出しサ イクルにおいて、先のメモリセルM111に対す 読み出しサイクルと同様の電圧がワード線WL 1およびビット線BL1に印加される。これによ 、低抵抗化されたメモリセルM122の抵抗変化 214の抵抗値に対応した電流が出力され、そ 出力電流値を検出することにより、情報「0 」が読み出される。

 書き込み用電圧は2V程度の低電圧で足り ため、低消費電力化を実現することもでき 。

 本実施の形態においては、半導体基板上 集積したクロスポイント構造のみについて 明している。しかしながら、このような半 体基板上ではなく、プラスチック基板など より安価な基板上にクロスポイント構造を 成し、バンプ等の組み立て工法で積層化し メモリ装置に適用するようにしてもよい。

 (第3の実施の形態)
 第3の実施の形態に係る不揮発性半導体装置 は、第1の実施の形態に係る不揮発性記憶素 を備える不揮発性半導体装置であって、1ト ンジスタ/1不揮発性記憶部のものである。

  [第3の実施の形態に係る不揮発性半導体装 置の構成]
 図18は、本発明の第3の実施の形態に係る不 発性半導体装置の構成を示すブロック図で る。また、図19は、図18におけるC部の構成(2 ビット分の構成)を示す断面図である。

 図18に示すように、本実施の形態に係る 揮発性半導体装置300は、半導体基板上に、 モリ本体部301を備えており、このメモリ本 部301は、メモリアレイ302と、行選択回路/ド イバ303と、列選択回路304と、情報の書き込 を行うための書き込み回路305と、選択ビッ 線に流れる電流量を検出し、データ「1」ま たは「0」と判定するセンスアンプ306と、端 DQを介して入出力データの入出力処理を行う データ入出力回路307とを具備している。また 、不揮発性半導体装置300は、セルプレート電 源(VCP電源)308と、外部から入力されるアドレ 信号を受け取るアドレス入力回路309と、外 から入力されるコントロール信号に基づい 、メモリ本体部301の動作を制御する制御回 310とをさらに備えている。

 メモリアレイ302は、半導体基板の上に形 された、互いに交差するように配列された 数のワード線WL0,WL1,WL2,…およびビット線BL0, BL1,BL2,…と、これらのワード線WL0,WL1,WL2,…お びビット線BL0,BL1,BL2,…の交点に対応してそ ぞれ設けられた複数のトランジスタT11,T12,T1 3,T21,T22,T23,T31,T32,T33,…(以下、「トランジスタ T11,T12,…」と表す)と、トランジスタT11,T12,… 1対1に設けられた複数のメモリセルM211,M212,M 213,M221,M222,M223,M231,M232,M233(以下、「メモリセ M211,M212,…」と表す)とを備えている。

 また、メモリアレイ302は、ワード線WL0,WL1 ,WL2,…に平行して配列されている複数のプレ ト線PL0,PL1,PL2,…を備えている。

 図19に示すように、ワード線WL0,WL1の上方 ビット線BL0が配され、そのワード線WL0,WL1と ビット線BL0との間に、プレート線PL0,PL1が配 れている。

 ここで、メモリセルM211,M212,…は、第1の 施の形態に係る不揮発性記憶素子に相当し ハフニウム酸化物を含む抵抗変化層を有し いる。より具体的には、図19における不揮発 性記憶素子313が、図18におけるメモリセルM211 ,M212,…に相当し、この不揮発性記憶素子313は 、上部電極314、ハフニウム酸化物を含む抵抗 変化層315、および下部電極316から構成されて いる。

 なお、図19における317はプラグ層を、318 金属配線層を、319はソース/ドレイン領域を れぞれ示している。

 図18に示すように、トランジスタT11,T12,T13 ,…のドレインはビット線BL0に、トランジス T21,T22,T23,…のドレインはビット線BL1に、ト ンジスタT31,T32,T33,…のドレインはビット線BL 2に、それぞれ接続されている。

 また、トランジスタT11,T21,T31,…のゲート ワード線WL0に、トランジスタT12,T22,T32,…の ートはワード線WL1に、トランジスタT13,T23,T3 3,…のゲートはワード線WL2に、それぞれ接続 れている。

 さらに、トランジスタT11,T12,…のソース それぞれ、メモリセルM211,M212,…と接続され いる。

 また、メモリセルM211,M221,M231,…はプレー 線PL0に、メモリセルM212,M222,M232,…はプレー 線PL1に、メモリセルM213,M223,M233,…はプレー 線PL2に、それぞれ接続されている。

 アドレス入力回路309は、外部回路(図示せ ず)からアドレス信号を受け取り、このアド ス信号に基づいて行アドレス信号を行選択 路/ドライバ303へ出力するとともに、列アド ス信号を列選択回路304へ出力する。ここで アドレス信号は、複数のメモリセルM211,M212, …のうちの選択される特定のメモリセルのア ドレスを示す信号である。また、行アドレス 信号は、アドレス信号に示されたアドレスの うちの行のアドレスを示す信号であり、列ア ドレス信号は、アドレス信号に示されたアド レスのうちの列のアドレスを示す信号である 。

 制御回路310は、情報の書き込みサイクル おいては、データ入出力回路307に入力され 入力データDinに応じて、書き込み用電圧の 加を指示する書き込み信号を書き込み回路3 05へ出力する。他方、情報の読み出しサイク において、制御回路310は、読み出し用電圧 印加を指示する読み出し信号を列選択回路3 04へ出力する。

 行選択回路/ドライバ303は、アドレス入力 回路309から出力された行アドレス信号を受け 取り、この行アドレス信号に応じて、複数の ワード線WL0,WL1,WL2,…のうちの何れかを選択し 、その選択されたワード線に対して、所定の 電圧を印加する。

 また、列選択回路304は、アドレス入力回 309から出力された列アドレス信号を受け取 、この列アドレス信号に応じて、複数のビ ト線BL0,BL1,BL2,…のうちの何れかを選択し、 の選択されたビット線に対して、書き込み 電圧または読み出し用電圧を印加する。

 書き込み回路305は、制御回路310から出力 れた書き込み信号を受け取った場合、列選 回路304に対して選択されたビット線に対し 書き込み用電圧の印加を指示する信号を出 する。

 また、センスアンプ306は、情報の読み出 サイクルにおいて、読み出し対象となる選 ビット線に流れる電流量を検出し、データ 1」または「0」と判定する。その結果得ら た出力データDOは、データ入出力回路307を介 して、外部回路へ出力される。

 なお、1トランジスタ/1不揮発性記憶部の 成である第3の実施の形態の場合、第2の実 の形態のクロスポイント型の構成と比べて 憶容量は小さくなる。しかしながら、ダイ ードのような電流抑制素子が不要であるた 、CMOSプロセスに容易に組み合わせることが き、また、動作の制御も容易であるという 点がある。

 また、第2の実施の形態の場合と同様に、 本発明における抵抗変化層は低温で成膜する ことが可能であることから、本実施の形態で 示すような配線工程での積層化を行う場合で あっても、下層工程で形成されたトランジス タおよびシリサイドなどの配線材料に影響を 与えることがないという利点がある。

 さらに、第2の実施の形態の場合と同様に 、ハフニウムおよびその酸化物の成膜は、既 存の半導体製造プロセスに容易に組み入れる ことが可能であるため、本実施の形態に係る 不揮発性半導体装置を容易に製造することが できる。

  [不揮発性半導体装置の動作例]
 次に、情報を書き込む場合の書き込みサイ ルおよび情報を読み出す場合の読み出しサ クルにおける第3の実施の形態に係る不揮発 性半導体装置の動作例について、図18に示す イミングチャートを参照しながら説明する

 図20は、本発明の第3の実施の形態に係る 揮発性半導体装置の動作例を示すタイミン チャートである。なお、ここでは、抵抗変 層が高抵抗状態の場合を情報「1」に、低抵 抗状態の場合を情報「0」にそれぞれ割り当 たときの動作例を示す。また、説明の便宜 、メモリセルM211およびM222について情報の書 き込みおよび読み出しをする場合のみについ て示す。

 図20において、VPは、抵抗変化素子の抵抗 変化に必要なパルス電圧を示しており、VTは ランジスタの閾値電圧を示している。また プレート線には、常時電圧VPが印加され、 ット線も、非選択の場合は電圧VPにプリチャ ージされている。

 メモリセルM211に対する書き込みサイクル において、ワード線WL0にはパルス幅tPのパル 電圧2VP+トランジスタの閾値電圧VTよりも大 い電圧が印加され、トランジスタT11がON状 となる。そして、そのタイミングに応じて ビット線BL0にはパルス電圧2VPが印加される これにより、メモリセルM211に情報「1」を書 き込む場合の書き込み用電圧が印加され、そ の結果、メモリセルM211の抵抗変化層が高抵 化する。すなわち、メモリセルM211に情報「1 」が書き込まれたことになる。

 次に、メモリセルM222に対する書き込みサ イクルにおいて、ワード線WL1にはパルス幅tP パルス電圧2VP+トランジスタの閾値電圧VTよ も大きい電圧が印加され、トランジスタT22 ON状態となる。そのタイミングに応じて、 ット線BL1には0Vの電圧が印加される。これに より、メモリセルM222に情報「0」を書き込む 合の書き込み用電圧が印加され、その結果 メモリセルM222の抵抗変化層が低抵抗化する 。すなわち、メモリセルM222に情報「0」が書 込まれたことになる。

 メモリセルM211に対する読み出しサイクル においては、トランジスタT11をON状態にする めに所定の電圧がワード線WL0に印加され、 のタイミングに応じて、書き込みの際のパ ス幅よりも振幅が小さいパルス電圧が、ビ ト線BL0に印加される。これにより、高抵抗 されたメモリセルM211の抵抗変化層の抵抗値 に対応した電流が出力され、その出力電流値 を検出することにより、情報「1」が読み出 れる。

 次に、メモリセルM222に対する読み出しサ イクルにおいて、先のメモリセルM211に対す 読み出しサイクルと同様の電圧がワード線WL 1およびビット線BL1に印加される。これによ 、低抵抗化されたメモリセルM222の抵抗変化 の抵抗値に対応した電流が出力され、その 力電流値を検出することにより、情報「0」 が読み出される。

 書き込み用電圧は2V程度の低電圧で足り ため、低消費電力化を実現することもでき 。

 なお、第2の実施の形態において説明した ように、本実施の形態においても、冗長救済 用メモリセルおよびエラー訂正用のパリティ ビット用のメモリセルを別途設けるような構 成としてもよく、その場合、それらのメモリ セルとして、本発明の不揮発性記憶素子を用 いることができる。

 (第4の実施の形態)
 第4の実施の形態に係る不揮発性半導体装置 は、プログラム機能を有する第1の実施の形 に係る不揮発性記憶素子を備える不揮発性 導体装置であって、所定の演算を実行する 理回路を備えるものである。

  [不揮発性半導体装置の構成]
 図21は、本発明の第4の実施の形態に係る不 発性半導体装置の構成を示すブロック図で る。

 図21に示すように、本実施の形態に係る 揮発性半導体装置400は、半導体基板401上に CPU402と、外部回路との間でデータの入出力 理を行う入出力回路403と、所定の演算を実 する論理回路404と、アナログ信号を処理す アナログ回路405と、自己診断を行うためのBI ST(Built In Self Test)回路406と、SRAM407と、これ BIST回路406およびSRAM407と接続され、特定の ドレス情報を格納するための救済アドレス 納レジスタ408とを備えている。

 図22は、本発明の第4の実施の形態に係る 揮発性半導体装置が備える救済アドレス格 レジスタの構成を示すブロック図である。 た、図23は、同じく救済アドレス格納レジ タの構成を示す断面図である。

 図22および図23に示すように、救済アドレ ス格納レジスタ408は、第1の実施の形態に係 不揮発性記憶素子に相当する不揮発性記憶 子409と、その不揮発性記憶素子409に対して 定のアドレス情報を書き込むための書き込 回路410と、不揮発性記憶素子409に書き込ま ているアドレス情報を読み出すための読み し回路411と、ラッチ回路412とを備えている

 不揮発性記憶素子409は、書込み回路側410 の切替え部と読出し回路411側への切替え部 接続されており、抵抗変化層421を、上部電 422と下部電極423とで挟むようにして構成さ ている。ここで、この不揮発性記憶素子409 、第1の実施の形態に係る不揮発性記憶素子 に相当する。

 なお、図23において、424はプラグ層を、42 5は金属配線層を、426はソース/ドレイン層を れぞれ示している。

 本実施の形態では、2層配線で、第1配線 第2配線との間に不揮発性記憶素子を設ける 成を示しているが、例えば、3層以上の多層 配線とした上で、任意の配線間へ不揮発性記 憶素子を配置したり、または、必要に応じて 複数の配線間に配置したりするようにしても よい。

  [不揮発性半導体装置の動作例]
 次に、上述したように構成される本実施の 態に係る不揮発性半導体装置の動作例につ て説明する。

 以下、救済アドレス格納レジスタ408に対 てアドレス情報の書き込みを行う場合につ て説明する。BIST回路406は、診断指示信号TST を受け取った場合、SRAM407のメモリブロック 検査を実行する。

 なお、このメモリブロックの検査は、LSI 製造過程における検査の際、およびLSIが実 のシステムに搭載された場合における各種 診断実行の際などに行われる。

 メモリブロックの検査の結果、不良ビッ が検出された場合、BIST回路406は、書き込み データ指示信号WDを救済アドレス格納レジス 408へ出力する。この書き込みデータ指示信 WDを受け取った救済アドレス格納レジスタ40 8は、対応する不良ビットのアドレス情報を 済アドレス格納レジスタに格納する。

 このアドレス情報の格納は、そのアドレ 情報に応じて、該当するレジスタが備える 抗変化層の抵抗状態を高抵抗化または低抵 化することによって行われる。抵抗変化層 高抵抗化または低抵抗化は、第1の実施の形 態の場合と同様にして実現される。

 このようにして、救済アドレス格納レジ タ408に対するアドレス情報の書き込みが行 れる。そして、SRAM407がアクセスされる場合 、それと同時に救済アドレス格納レジスタ408 に書き込まれているアドレス情報が読み出さ れる。このアドレス情報の読み出しは、第1 実施の形態の場合と同様、抵抗変化層の抵 状態に応じた出力電流値を検出することに り行われる。

 このようにして救済アドレス格納レジス 408から読み出されたアドレス情報と、アク ス先のアドレス情報とが一致する場合、SRAM 407内に設けられている予備の冗長メモリセル にアクセスし、情報の読み取りまたは書き込 みが行われる。

 以上のようにして自己診断を行うことに って、製造工程の検査において外部の高価 LSIテスタを用いる必要がなくなる。また、a t Speedテストが可能になるという利点もある さらには、検査をする際のみではなく、経 変化した場合にも不良ビットの救済が可能 なるため、長期間に亘って高品質を保つこ できるという利点もある。

 本実施の形態に係る不揮発性半導体装置 、製造工程における1回のみの情報の書き込 む場合と、製品出荷後に繰り返し情報を書き 換える場合との何れにも対応することができ る。

  [不揮発性半導体装置の製造方法]
 次に、上述したように構成される本実施の 態に係る不揮発性半導体装置の製造方法に いて説明する。

 図24は、本発明の第4の実施の形態に係る 揮発性半導体装置の製造プロセスの主要な れを示すフローチャートである。

 まず、半導体基板上にトランジスタを形 する(S101)。次に、第1ビアを形成し(S102)、そ の上に第1配線を形成する(S103)。

 そして、S103で形成された第1配線の上に 抵抗変化層を形成する(S104)。この抵抗変化 の形成は、第1の実施の形態において説明し とおりに行われる。

 次に、抵抗変化層の上に第2ビアを形成し (S105)、さらに、第2配線を形成する(S106)。

 以上に示すように、本実施の形態の不揮 性半導体装置の製造方法は、COMSプロセスの 製造工程に、電極および抵抗変化層を形成す る工程が追加されたものである。したがって 、既存のCMOSプロセスを利用して容易に製造 ることが可能となる。また、追加の工程も なく、しかも抵抗変化層の膜厚は比較的薄 ため、プロセスの短縮化を図ることができ 。

 また、第2の実施の形態の場合と同様に、 本発明における抵抗変化層は低温で成膜する ことが可能であることから、本実施の形態で 示すような配線工程での積層化を行う場合で あっても、下層工程で形成されたトランジス タおよびシリサイドなどの配線材料に影響を 与えることがないという利点がある。

 なお、電極部は1μm角以下で形成すること ができ、且つその他の回路もCMOSプロセスで 成することが可能であるため、小型の不揮 性スイッチ回路を容易に実現することがで る。

 本実施の形態のように、第1の実施の形態 におけるハフニウム酸化物を含む抵抗変化層 を備えた不揮発性記憶素子を用いるのではな く、公知のフラッシュメモリの不揮発性記憶 素子を用いたり、または、公知のFeRAMメモリ 不揮発性記憶素子を用いたりすることによ て、不揮発性半導体装置を実現することも えられる。しかしながら、これらの場合、 別の専用プロセス工程および材料が必要と り、COMSプロセスとの親和性に劣るという欠 点がある。そのため、コスト面で問題があり 、しかも製造工数が著しく増加するなど、現 実性に乏しいといえる。さらに、情報の書き 込みおよび読み出しが複雑であり、プログラ ム素子として扱うのが困難であるという問題 がある。

 また、CMOSプロセスと親和性が高い構成と しては、CMOS不揮発性メモリセルと称される COMSプロセスでゲート配線をフローティング して等価的にフラッシュメモリセルと同様 動作を実現するものがある。しかし、この 成によると、素子部の面積が大きくなり、 かも動作の制御が複雑になるなどの問題が じる。

 また、シリサイド溶断型などの電気フュ ズ素子で構成する場合もCMOSプロセスと親和 性が高いと言えるが、この場合、情報の書き 換えが不可能である、また、素子部の面積が 大きくなるなどの問題が生じる。

 さらに、公知のレーザーで配線をトリミ グすることも考えられるが、この場合では 製造工程のみに限定される、レーザートリ ー装置の機械的精度に律速されることにな ため、微細化することができない、または 最上層に配置しなければならないというレ アウトの制約があるなどの問題が生じる。

 なお、本実施の形態では、第1の実施の形 態における不揮発性記憶素子をSRAMの救済ア レス格納レジスタとして用いたが、それ以 にも、次のような適用例が考えられる。す わち、例えば、DRAM、ROM、または第2および第 3の実施の形態に係る不揮発性半導体装置の 良ビットに対する救済アドレス格納レジス として、第1の実施の形態における不揮発性 憶素子を用いることが可能である。

 また、不良ロジック回路若しくは予備ロ ック回路の切り替え用不揮発性スイッチに 用することもできる。その他にも、アナロ 回路の電圧調整およびタイミング調整用の ジスタとして、製品完成後のROMの修正用の ジスタとして、リコンフィギュアラブルロ ックおよびFPGA用の不揮発性スイッチ素子と して、さらには、不揮発性レジスタとして用 いることも可能である。

 (その他の実施の形態)
 第4の実施の形態に係る不揮発性半導体装置 が、第2の実施の形態に係る不揮発性半導体 置を備えるような構成、すなわち、第2の実 の形態に係るクロスポイント型の不揮発性 導体装置と第4の実施の形態に係るCPUなどを 有するLSIとを一つの半導体基板上に集積する ような構成を実現することができる。

 この場合、第2の実施の形態に係るクロス ポイント型の不揮発性半導体装置および第4 実施の形態に係るCPUなどを有するLSIをそれ れ別の半導体基板上に形成しておき、その に一つのパッケージ内にモールドするよう 構成であってもよい。

 また、第4の実施の形態に係る不揮発性半 導体装置が、第3の実施の形態に係る不揮発 半導体装置を備えるような構成、すなわち 第3の実施の形態に係る1トランジスタ/1不揮 性記憶部構成の不揮発性半導体装置と第4の 実施の形態に係るCPUなどを有するLSIとを一つ の半導体基板上に集積するような構成を実現 することもできる。

 この場合も、第3の実施の形態に係る1ト ンジスタ/1不揮発性記憶部構成の不揮発性半 導体装置および第4の実施の形態に係るCPUな を有するLSIをそれぞれ別の半導体基板上に 成しておき、その後に一つのパッケージ内 モールドするような構成であってもよい。

 上記説明から、当業者にとっては、本発明 多くの改良や他の実施形態が明らかである 従って、上記説明は、例示としてのみ解釈 れるべきであり、本発明を実行する最良の 様を当業者に教示する目的で提供されたも である。本発明の精神を逸脱することなく その構造及び/又は機能の詳細を実質的に変 更できる。

 本発明の不揮発性記憶素子および不揮発 半導体装置は、高速動作が可能で、しかも 定した書き換え特性を有しており、デジタ 家電、メモリカード、携帯型電話機、およ パーソナルコンピュータなどの種々の電子 器に用いられる不揮発性記憶素子等として 用である。