以下、本発明の実施の形態を、図面を参� ��して詳しく説明する。なお、図中同一また� ��相当部分には同一の符号を付しその説明は� ��略する場合がある。

 (第1の実施の形態)
 図1は、本発明の第1の実施の形態に係る不� �発性記憶素子の一構成例を示した断面図で� �る。

 図1に示すように、不揮発性記憶素子100は 、基板101と、その基板101上に形成された酸化 物層102と、その酸化物層102に形成された第1� �極層103と、第2電極層105と、第1電極層103およ び第2電極層105に挟まれた抵抗変化層104とを� �えており、抵抗変化層104は、少なくともタ� �タルと異なる遷移金属元素を含有するタン� �ル酸化物を含んで構成されている。

 この不揮発性記憶素子100を駆動する場合� ��外部の電源によって所定の条件を満たす電� ��を第1電極層103と第2電極層105との間に印加� �る。電圧印加の方向に従い、不揮発性記憶� �子100の抵抗変化層104の抵抗値が、増加また� �減少する。例えば、所定の閾値電圧よりも� �きなパルス電圧が印加された場合、抵抗変� �層104の抵抗値が増加または減少する一方で� �その閾値電圧よりも小さなパルス電圧が印� �された場合、抵抗変化層104の抵抗値は変化� �ない。

 第1電極層103および第2電極層105の材料と� �ては、例えば、Pt(白金)、W(タングステン)、C u(銅)、Al(アルミニウム)、TiN(窒化チタン)、TaN (窒化タンタル)およびTiAlN(窒化チタンアルミ� ��ウム)などがある。

 抵抗変化層104は、少なくとも、タンタル� ��異なる遷移金属元素を含有するタンタル酸� ��物で構成されている。

 なお、基板101としては、シリコン単結晶� ��板または半導体基板を用いることができる� ��、これらに限定されるわけではない。抵抗� ��化層104は比較的低い基板温度で形成するこ� ��が可能であるため、樹脂材料などの上に抵� ��変化層104を形成することができる。

 次に、本実施の形態の不揮発性記憶素子1 00の製造方法について説明する。

 まず、単結晶シリコンである基板101上に� ��厚さ200nmの酸化物層102を熱酸化法により形� �する。そして、第1電極層103としての厚さ100n mのPt薄膜を、RFマグネトロンスパッタ法によ� ��酸化物層102上に形成する。ここで、成膜の� ��の真空度は1.0Pa、RFパワーは250W、Ar流量は10s ccm、成膜時間は20分である。

 次に、第1電極層103上に、抵抗変化層104と しての少なくともタンタルと異なる遷移金属 元素を含有するタンタル酸化物膜を形成する 。この成膜には、Taターゲットとタンタルと� ��なる遷移金属元素のターゲットを備えた多� ��スパッタ装置による反応性スパッタリング� ��を用いる。このときの成膜条件を表1に示す 。なお、タンタルとは異なる遷移金属元素の 含有比率は、スパッタリング時のパワー強度 により制御可能である。ここで、前記抵抗変 化層を構成する少なくともタンタルと異なる 遷移金属元素を含有するタンタル酸化物が、 非化学量論組成で酸素欠損を有しており絶縁 体でない。

 最後に、抵抗変化層104上に、第2電極層105 としての厚さ150nmのPt薄膜をRFスパッタ法によ り形成する。この場合の成膜条件は、第1電� �層103を形成する場合と同様である。

 なお、抵抗変化層104の形成において、タン� ��ル酸化物や遷移金属酸化物をターゲットと� ��ることによって、O ₂ などの反応性ガスを使用しないスパッタ法を 用いるようにしてもよい。さらに、タンタル とは異なる遷移金属元素を含むタンタルター ゲットを用いることにより、単元スパッタ装 置を用いることも可能である。

 次に、本実施の形態の不揮発性記憶素子1 00のメモリとしての動作例、すなわち情報の� ��き込みおよび読み出しをする場合の動作例� ��、図面を参照して説明する。

 図2は、情報を書き込む場合における本発 明の第1の実施の形態に係る不揮発性記憶素� �の動作例を示す図である。

 第1電極層103と第2電極層105との間にパル� �幅が100nsecの極性が異なる2種類の電気的パル スを交互に印加すると、抵抗変化層104の抵抗 値が図2に示すように変化する。すなわち、� �電圧パルス(電圧E1、パルス幅100nsec)を電極間 に印加した場合、抵抗変化層104の抵抗値が、 高抵抗値Rbから低抵抗値Raへ減少する。他方� �正電圧パルス(電圧E2、パルス幅100nsec)を電極 間に印加した場合、抵抗変化層104の抵抗値が 、低抵抗値Raから高抵抗値Rbへ増加する。

 この図2に示す例では、高抵抗値Rbを情報� ��0」に、低抵抗値Raを情報「1」にそれぞれ割 り当てている。そのため、抵抗変化層104の抵 抗値が高抵抗値Rbになるように正電圧パルス� ��電極間に印加することによって情報「0」が 書き込まれることになり、また、低抵抗値Ra� ��なるように負電圧パルスを電極間に印加す� ��ことによって情報「1」が書き込まれること になる。

 図3は、情報を読み出す場合における本発 明の第1の実施の形態に係る不揮発性記憶素� �の動作例を示す図である。

 情報の読み出しを行う場合、抵抗変化層1 04の抵抗値を変化させるときに印加する電気� ��パルスよりも振幅の小さい読み出し用電圧E 3(|E3|<|E1|、|E3|<|E2|)を電極間に印加する。 その結果、抵抗変化層104の抵抗値に対応した 電流が出力され、その出力電流値を検出する ことにより、書き込まれている情報の読み出 しが可能となる。

 図3に示す例では、出力電流値Iaが抵抗値R aに、出力電流値Ibが抵抗値Rbにそれぞれ対応� ��ているので、出力電流値laが検出された場� �は情報「1」が、出力電流値lbが検出された� �合は情報「0」がそれぞれ読み出されること� ��なる。

 以上のように、第1電極層103と第2電極層10 5とに挟まれた領域において、抵抗変化層104� �記憶部として機能することにより、不揮発� �記憶素子100がメモリとして動作することに� �る。

 次に、少なくともタンタルと異なる遷移金� ��元素Mを含有するタンタル酸化物をTa _x M _y O _z と表した場合の、抵抗変化層104の組成につい て説明する。

 図4(a)に酸素流量比2%の反応ガスでのTi、Hf 、Zrの組成比と抵抗率の関係を、図4(b)に酸素 流量比3%の反応ガスでのNbの組成比と抵抗率� �関係を示す。図4(a)、図4(b)の抵抗変化層、即 ち全酸化物層の厚さは30nmである。なお、こ� �で示す抵抗率は、4端子法によるシート抵抗� ��に基づいて算出する。

 図4に示すように、遷移金属元素の含有比 率値(y/x)によって、抵抗変化層104の抵抗率は� ��続的に変化している。従って、抵抗変化層1 04の遷移金属元素含有率により、抵抗変化層1 04の抵抗率を連続的に制御することが可能と� ��えられる。このことから、抵抗変化層104に� ��いて良好な抵抗変化現象を得るためには、� ��抗変化層104の遷移金属元素含有率が適切な� ��囲にあることが必要と考えられる。

 また、図4(a)、図4(b)の結果より、少なくと� �タンタルと異なる遷移金属元素を含有する� �ンタル酸化物層が、Ta ₂ O ₅ よりも酸素欠損(酸素不足)を有しており絶縁� ��でないと考えられる。なお、本発明におけ� ��絶縁体の定義は、一般的な絶縁体の定義に� ��う。即ち、抵抗率が108ωcm以上の材料を絶縁 体として定義する。(出展『集積回路のため� �半導体工学』工業調査会(1992年)宇佐見晶、� �房慎二、前川隆雄、友景肇、井上森雄:非特� ��文献2)。

 次に、本実施の形態の不揮発性記憶素子100� ��抵抗変化層104の製造工程におけるO ₂ 流量比と抵抗率との関係について説明する。

 図5に、異なるO ₂ 流量比の反応性ガスで作製したHfを含むタン� ��ル酸化物の抵抗率のHf含有率依存性を示す� �同図では、酸素流量比が2%と3%の場合を示し� ��いる。同じHf組成比でも、反応ガス中の酸� �流量比が高いほど抵抗率が高くなることが� �かる。さらに、図6には、異なる組成比で作� ��したHfを含むタンタル酸化物の抵抗率とO ₂ 流量比の関係を示している。なお、図5、図6� ��全酸化物層の厚みは30nmである。

 同じO ₂ 流量比でもHf含有量が多いほど、抵抗率が高� ��なることがわかる。従って、遷移金属酸化� ��を添加することにより、所望の抵抗率を持� ��抵抗変化層をより低いO ₂ 流量比の条件で作製することが可能となる。 この結果、金属ターゲットの表面酸化の進行 を遅らせることが可能となり、抵抗変化層の 抵抗値のバラツキを低減できる点で本発明は 有効である。

 また、図6に示すように、O ₂ 流量比の値によって、抵抗変化層104の抵抗率 は連続的に変化している。したがって、抵抗 変化層104の酸素含有率により、抵抗変化層104 の抵抗率を連続的に制御することができると 考えられる。このことから、抵抗変化層104に おいて良好な抵抗変化現象を得るためには、 抵抗変化層104の酸素含有率が適切な範囲にあ ることが必要と考えられる。タンタル酸化物 の場合、パルス印加による抵抗変化現象は、 抵抗変化層の抵抗率が1~600mωcm程度の範囲で� �認されている。図6より、Hfを含むタンタル� �化物の場合には、酸素流量比が2.8%以下で抵� ��率が1~900mωcmの範囲の値となる。この範囲で は、タンタル酸化物が絶縁体ではなく、かつ Ta ₂ O ₅ よりも酸素が少ない組成である。

 タンタル酸化物TaO _w においては、抵抗変化する酸素含有率は実験 結果から0<w≦1.9であり、より好ましくは、 0.5≦w≦1.9の範囲であることを確認している� �

 このタンタル酸化物にタンタル以外の遷移� ��属を更に添加した場合も、酸素含有量は同� ��の範囲にあると推定されるので、タンタル� ��異なる遷移金属元素Mを含有するタンタル酸 化物をTa _x M _y O _z と表した場合、組成の好適な範囲は0<z/(x+y) ≦1.9であり、より好ましくは0.5≦z/(x+y)≦1.9� �あると言える。

 参考までに、タンタル酸化物TaO _w において、w=0.8の場合と、w=1.9の場合の抵抗� �化特性を、各々、図22(a)、図22(b)に示す。図2 2(a)、図22(b)からも明らかなように、この組成 範囲であれば、高抵抗値が低抵抗値の5倍以� �であり、記憶素子として安定した動作を実� �できる、より好適な組成範囲と考えられる� �タンタル酸化物にタンタル以外の遷移金属� �更に添加したTa _x M _y O _z においても、好適な組成範囲は同様であると 考えられるので、0.8≦z/(x+y)≦1.9の場合にも� �より好適な抵抗変化特性が期待できる。

 不揮発性記憶素子が微細化された場合に� ��、w<0.8の範囲も好適に採用できる可能性� �ある。不揮発性記憶素子の面積が減少する� �抵抗値は増大する。素子面積の減少にとも� �う抵抗値の増大を補償するために、より小� �な抵抗率が適応すると考えられるからであ� �。

 例えば、電極面積を0.002μm ² まで微小化した不揮発性記憶素子において適 切な抵抗値を得るための抵抗率を計算で求め たところ、タンタル酸化物の酸素含有率とし て0.5≦w≦1.9の範囲が、求めた抵抗率に対応� �た。つまり、wおよびz/(x+y)の好適な下限を0.5 まで引き下げてもよい。

 図7(a)から(c)は、本発明の第1の実施の形� �に係る不揮発性記憶素子の変形例の構成を� �す断面図である。なお、これらの図7(a)から( c)においては、基板および酸化物層を便宜上� ��略している。

 図7(a)に示す変形例では、第1電極層103A、� ��抗変化層104A、および第2電極層105Aがこの順� ��積層されて構成されており、これらの第1電 極層103A、抵抗変化層104A、および第2電極層105 Aの両端部は断面視で揃っていない。これに� �し、図7(b)に示す変形例では、同じく第1電極 層103B、抵抗変化層104B、および第2電極層105B� �積層されて構成されているものの、これら� �第1電極層103B、抵抗変化層104B、および第2電� ��層105Bの両端部が断面視ですべて揃っている 。本発明の不揮発性記憶素子は、このように 構成されていてもよい。

 また、本実施の形態に係る不揮発性記憶� ��子100、および上記の2つの変形例においては 、いずれも抵抗変化層が上下に配された電極 で挟まれるように構成されているが、抵抗変 化層の両端面に電極を形成することによって 、抵抗変化層の主面に平行な方向に電流を流 すような構成であってもよい。すなわち、図 7(c)に示すように、抵抗変化層104Cの一方の端� ��に第1電極103Cを、他方の端面に第2電極105Cを それぞれ形成し、その抵抗変化層104Cの主面� �平行な方向に電流を流すように構成されて� �てもよい。

 なお、本実施形態にかかる不揮発性記憶� ��子は、抵抗変化層104の側面には層間絶縁膜� ��形成されている。この層間絶縁膜の形成に� ��いては、CVD法などによって弗素ドープの酸� ��膜を形成し、これを絶縁膜として用いても� ��い。なお、本発明を実現する上では層間絶� ��膜は必須の構成ではなく、備えない構成で� ��ってもよい。

 また、図示していないが、本実施の形態� ��係る不揮発性記憶素子は配線層を備えてい� ��。配線材料としては、例えば、Al、W、Cuな� �を用いることができるが、この配線層を備� �ない構成であってもよい。

 (第2の実施の形態)
 上述した第1の実施の形態に係る不揮発性記 憶素子は、種々の形態の不揮発性記憶装置へ 適用することが可能である。第2の実施の形� �に係る半導体装置は、第1の実施の形態に係� ��不揮発性記憶素子を備える不揮発性記憶装� ��であって、ワード線とビット線との交点(立 体交差点)にアクティブ層を介在させた、い� �ゆるクロスポイント型のものである。

 図8は、本発明の第2の実施の形態に係る� �揮発性記憶装置の構成を示すブロック図で� �る。また、図9は、図8におけるA部の構成(4ビ ット分の構成)を示す斜視図である。

 図8に示すように、本実施の形態に係る不 揮発性記憶装置200は、半導体基板上に、メモ リ本体部201を備えており、このメモリ本体部 201は、メモリアレイ202と、行選択駆動回路203 と、列選択駆動回路204と、情報の書き込みを 行うための書き込み回路205と、選択ビット線 に流れる電流量を検出し、データ「1」また� �「0」と判定するセンスアンプ206と、端子DQ� �介して入出力データの入出力処理を行うデ� �タ入出力回路207とを具備している。また、� �揮発性記憶装置200は、外部から入力される� �ドレス信号を受け取るアドレス入力回路208� �、外部から入力されるコントロール信号に� �づいて、メモリ本体部201の動作を制御する� �御回路209とをさらに備えている。

 メモリアレイ202は、図8および図9に示す� �うに、半導体基板の上に互いに平行に形成� �れた複数のワード線WL0、WL1、WL2、…と、こ� �らの複数のワード線WL0、WL1、WL2、…の上方� �その半導体基板の主面に平行な面内におい� �互いに平行に、しかも複数のワード線WL0、WL 1、WL2、…に立体交差するように形成された� �数のビット線BL0、BL1、BL2、…とを備えてい� �。

 また、これらの複数のワード線WL0、WL1、W L2、…と複数のビット線BL0、BL1、BL2、…との� ��体交差点に対応してマトリクス状に設けら� ��た複数のメモリセルM111、M112、M113、M121、M12 2、M123、M131、M132、M133、…(以下、「メモリセ ルM111、M112、…」と表す)が設けられている。

 ここで、メモリセルM111、M112、…は、第1� ��よび第2の実施の形態に係る不揮発性記憶素 子に相当し、タンタル酸化物を含む抵抗変化 層を有している。ただし、本実施の形態にお いて、これらのメモリセルM111、M112、…は、� ��述するように、整流素子を備えている。

 なお、図8におけるメモリセルM111、M112、� ��は、図9において符号210で示されている。

 アドレス入力回路208は、外部回路(図示せ ず)からアドレス信号を受け取り、このアド� �ス信号に基づいて行アドレス信号を行選択� �動回路203へ出力するとともに、列アドレス� �号を列選択駆動回路204へ出力する。ここで� �アドレス信号は、複数のメモリセルM111、M112 、…のうちの選択される特定のメモリセルの アドレスを示す信号である。また、行アドレ ス信号は、アドレス信号に示されたアドレス のうちの行のアドレスを示す信号であり、列 アドレス信号は、アドレス信号に示されたア ドレスのうちの列のアドレスを示す信号であ る。

 制御回路209は、情報の書き込みサイクル� ��おいては、データ入出力回路207に入力され� ��入力データDinに応じて、書き込み用電圧の� ��加を指示する書き込み信号を書き込み回路2 05へ出力する。他方、情報の読み出しサイク� ��において、制御回路209は、読み出し用電圧� ��印加を指示する読み出し信号を列選択駆動� ��路204へ出力する。

 行選択駆動回路203は、アドレス入力回路2 08から出力された行アドレス信号を受け取り� ��この行アドレス信号に応じて、複数のワー� ��線WL0、WL1、WL2、…のうちの何れかを選択し� ��その選択されたワード線に対して、所定の� ��圧を印加する。

 また、列選択駆動回路204は、アドレス入� ��回路208から出力された列アドレス信号を受� ��取り、この列アドレス信号に応じて、複数� ��ビット線BL0、BL1、BL2、…のうちの何れかを� ��択し、その選択されたビット線に対して、� ��き込み用電圧または読み出し用電圧を印加� ��る。

 書き込み回路205は、制御回路209から出力� ��れた書き込み信号を受け取った場合、行選� ��駆動回路203に対して選択されたワード線に� ��する電圧の印加を指示する信号を出力する� ��ともに、列選択駆動回路204に対して選択さ� ��たビット線に対して書き込み用電圧の印加� ��指示する信号を出力する。

 また、センスアンプ206は、情報の読み出� ��サイクルにおいて、読み出し対象となる選� ��ビット線に流れる電流量を検出し、データ� ��1」または「0」と判定する。その結果得ら� �た出力データDOは、データ入出力回路207を介 して、外部回路へ出力される。

 図10は、本発明の第2の実施の形態に係る� ��揮発性記憶装置が備える不揮発性記憶素子� ��構成を示す断面図である。なお、図10では� �図9のB部における構成が示されている。

 図10に示すように、本実施の形態に係る� �揮発性記憶装置が備える不揮発性記憶素子21 0は、銅配線である下部配線212(図9におけるワ ード線WL1に相当する)と同じく上部配線211(図9 におけるビット線BL1に相当する)との間に介� �しており、下部電極217と、整流素子216と、� �部電極215と、抵抗変化層214と、上部電極213� �がこの順に積層されて構成されている。

 ここで、内部電極215、抵抗変化層214、お� ��び上部電極213は、図1に示した実施の形態1� �係る不揮発性記憶素子100における第1電極層1 03、抵抗変化層104、および第2電極層105にそれ ぞれ相当する。したがって、抵抗変化層214は 、第1および第2の実施の形態と同様にして形� ��される。

 整流素子216は、TaNである内部電極215を介� ��て、抵抗変化層214と直列接続されている。� ��の整流素子216は、ダイオードに代表される� ��子であり、電圧に対して非線形な電流特性� ��示すものである。また、この整流素子216は� ��電圧に対して双方向性の電流特性を有して� ��り、所定の閾値電圧Vf(一方の電極を基準に� ��て例えば+1V以上または-1V以下)で導通するよ うに構成されている。

 なお、タンタルおよびその酸化物は、半� ��体プロセスに一般的に用いられている材料� ��あり、非常に親和性が高いといえる。その� ��め、既存の半導体製造プロセスに容易に組� ��入れることが可能である。

 本実施の形態に係る不揮発性記憶装置が� ��える不揮発性記憶素子の構成は、図10に示� �たものに限られるわけではなく、以下に示� �ような構成であってもよい。

 図11(a)から(g)は、本発明の第3の実施の形� ��に係る不揮発性記憶装置が備える不揮発性� ��憶素子の変形例の構成を示す断面図である� ��

 図11(a)には、図10に示す構成と異なり、内 部電極を備えず、抵抗変化層214が整流素子216 の上に形成されている構成が示されている。

 図11(b)は、図10に示す構成と異なり、下部 電極、内部電極、および上部電極を備えず、 抵抗変化層214が整流素子216の上に形成されて いる構成が示されている。また、図11(c)には� ��図10に示す構成と異なり、下部電極を備え� �いない構成が示されている。他方、図示は� �ないが、上部電極を備えていない構成も考� �られる。

 図11(d)には、図10に示す構成と異なり、内 部電極および整流素子を備えていない構成が 示されており、図11(e)には、さらに上部電極� ��よび下部電極を備えていない構成が示され� ��いる。

 また、図11(f)には、図10に示す構成と異な り、内部電極を備えず、その代わりにオーミ ック抵抗層218を備える構成が示されており、 図11(g)には、内部電極の代わりに第2の抵抗変 化層219を備える構成が示されている。

 なお、以上に示した変形例において、上� ��電極を備えていない場合は上部配線211が不� ��発性記憶素子の上部電極として機能し、ま� ��、下部電極を備えていない場合は下部配線2 12が不揮発性記憶素子の下部電極として機能� ��ることになる。

 また、メモリセルの数が比較的少ない場� ��、選択されないメモリセルへの回り込み電� ��が少なくなる。このような場合、上述した� ��うな整流素子を備えない構成とすることが� ��えられる。

 以上のように、本実施の形態に係る不揮� ��性記憶装置が備える不揮発性記憶素子につ� ��ては、種々の構成が考えられる。

 図8および図9に示した本実施の形態に係� �不揮発性記憶装置におけるメモリアレイを� �3次元に積み重ねることによって、多層化構� ��の不揮発性記憶装置を実現することができ� ��。

 図12は、本発明の多層化構造の不揮発性� �憶装置が備えるメモリアレイの構成を示す� �視図である。図12に示すように、この不揮発 性記憶装置は、図示しない半導体基板の上に 互いに平行に形成された複数の下部配線212と 、これらの複数の下部配線212の上方にその半 導体基板の主面に平行な面内において互いに 平行に、しかも複数の下部配線212に立体交差 するように形成された複数の上部配線211と、 これらの複数の下部配線212と複数の上部配線 211との立体交差点に対応してマトリクス状に 設けられた複数のメモリセル210とを備えるメ モリアレイが、複数積層されてなる多層化メ モリアレイを備えている。

 なお、図12に示す例では、配線層が5層で� ��り、その立体交差点に配される不揮発性記� ��素子が4層の構成となっているが、必要に応 じてこれらの層数を増減してもよいことは勿 論である。

 このように構成された多層化メモリアレ� ��を設けることによって、超大容量不揮発性� ��モリを実現することが可能となる。

 なお、第1の実施の形態において説明した ように、本発明における抵抗変化層は低温で 成膜することが可能である。したがって、本 実施の形態で示すような配線工程での積層化 を行う場合であっても、下層工程で形成され たトランジスタおよびシリサイドなどの配線 材料に影響を与えることがないため、多層化 メモリアレイを容易に実現することができる 。すなわち、本発明のタンタル酸化物を含む 抵抗変化層を用いることによって、多層化構 造の不揮発性記憶装置を容易に実現すること が可能となる。

 次に、情報を書き込む場合の書き込みサ� ��クルおよび情報を読み出す場合の読み出し� ��イクルにおける第2の実施の形態に係る不揮 発性記憶装置の動作例について、図13に示す� ��イミングチャートを参照しながら説明する� ��

 図13は、本発明の第2の実施の形態に係る� ��揮発性記憶装置の動作例を示すタイミング� ��ャートである。なお、ここでは、抵抗変化� ��が高抵抗状態の場合を情報「1」に、低抵抗 状態の場合を情報「0」にそれぞれ割り当て� �ときの動作例を示す。また、説明の便宜上� �メモリセルM111およびM122について情報の書き 込みおよび読み出しをする場合のみについて 示す。

 図13におけるVPは、抵抗変化素子と整流素 子とで構成されたメモリセルの抵抗変化に必 要なパルス電圧を示している。ここでは、VP/ 2<閾値電圧Vfの関係が成り立つことが望ま� �い。なぜなら、非選択のメモリセルに回り� �んで流れる漏れ電流を抑えることができる� �らである。その結果、情報を書き込む必要� �ないメモリセルへ供給される余分な電流を� �制することができ、低消費電流化をより一� �図ることができる。また、非選択のメモリ� �ルへの意図しない浅い書き込み(一般にディ� ��ターブと称される)が抑制されるなどの利点 もある。

 また、図13において、1回の書き込みサイ� ��ルに要する時間である書き込みサイクル時� ��をtWで、1回の読み出しサイクルに要する時� ��である読み出しサイクル時間をtRでそれぞ� �示している。

 メモリセルM111に対する書き込みサイクル において、ワード線WL0にはパルス幅tPのパル� ��電圧VPが印加され、そのタイミングに応じ� �、ビット線BL0には同じく0Vの電圧が印加され る。これにより、メモリセルM111に情報「1」� ��書き込む場合の書き込み用電圧が印加され� ��その結果、メモリセルM111の抵抗変化層が高 抵抗化する。すなわち、メモリセルM111に情� �「1」が書き込まれたことになる。

 次に、メモリセルM122に対する書き込みサ イクルにおいて、ワード線WL1にはパルス幅tP� ��0Vの電圧が印加され、そのタイミングに応� �て、ビット線BL1には同じくパルス電圧VPが印 加される。これにより、M122に情報「0」を書� ��込む場合の書き込み用電圧が印加され、そ� ��結果、メモリセルM122の抵抗変化層が低抵抗 化する。すなわち、メモリセルM122に情報「0� ��が書き込まれたことになる。

 メモリセルM111に対する読み出しサイクル においては、書き込み時のパルスよりも振幅 が小さいパルス電圧であって、0Vよりも大き� ��VP/2よりも小さい値の電圧が、ワード線WL0に 印加される。また、このタイミングに応じて 、書き込み時のパルスよりも振幅が小さいパ ルス電圧であって、VP/2よりも大きくVPよりも 小さい値の電圧が、ビット線BL0に印加される 。これにより、高抵抗化されたメモリセルM11 1の抵抗変化層214の抵抗値に対応した電流が� �力され、その出力電流値を検出することに� �り、情報「1」が読み出される。

 次に、メモリセルM122に対する読み出しサ イクルにおいて、先のメモリセルM111に対す� �読み出しサイクルと同様の電圧がワード線WL 1およびビット線BL1に印加される。これによ� �、低抵抗化されたメモリセルM122の抵抗変化� ��214の抵抗値に対応した電流が出力され、そ� ��出力電流値を検出することにより、情報「0 」が読み出される。

 なお、本発明における少なくともタンタ� ��と異なる遷移金属酸化物を含むタンタル酸� ��物からなる抵抗変化層を用いた場合、電極� ��に印加する電気的パルスの幅が20nsec程度の� ��速パルスであっても、抵抗変化現象を確認� ��ることができる。したがって、パルス幅tP� �50nsec程度に設定することができる。

 このようにパルス幅が50nsec程度の高速パ� ��スを用いることができるため、不揮発性記� ��装置200の制御回路などの周辺回路の動作時� ��などを考慮したとしても、1回の書き込みサ イクル時間tWは80nsec程度に設定することがで� ��る。その場合、例えばデータ入出力回路207� ��端子DQを介して、不揮発性記憶装置200の外� �とのデータの入出力を16ビットで行う場合、 情報の書き込みに要するデータ転送速度は、 1秒間当たり25Mバイトとなり、非常に高速な� �き込み動作を実現することができる。さら� �、公知のページモードまたはバーストモー� �などの手法を用い、不揮発性記憶装置内部� �の並列の書き込みビット数を増やすことに� �って、より一層高速な書き込み動作を実現� �ることも可能である。

 従来の不揮発性メモリにおいて、比較的� ��速なデータ転送が可能であるとして知られ� ��いるNANDフラッシュメモリの場合、上記のペ ージモードを用いたとしても、書き込みに要 するデータ転送速度は1秒間当たり10Mバイト� �度である。このことからも、本実施の形態� �不揮発性記憶装置の書き込み動作の高速性� �確認することができる。

 また、第1および第2の実施の形態におい� �説明したように、本発明におけるタンタル� �化物を含む抵抗変化層を用いた場合、イン� �リント性の低い不揮発性記憶素子を実現す� �ことができる。すなわち、同一のデータを� �り返し書き込んだ後に、それと逆のデータ� �書き込む場合であっても、1回の高速パルス� ��書き換えを行うことができる。そのため、� ��般的に不揮発性記憶素子で必要とされる消� ��サイクルまたはリセットサイクルに代表さ� ��るような、書き込み前に一方のデータに揃� ��るステップが不要となる。この点も、本実� ��の形態における不揮発性記憶装置における� ��き込みの高速化に寄与する。また、そのよ� ��なステップが不要であるため、書き込み動� ��を単純なステップで行うことが可能となる� ��

 さらに、書き込み用電圧は2~3V程度の低電 圧で足りるため、低消費電力化を実現するこ ともできる。

 本実施の形態においては、半導体基板上� ��集積したクロスポイント構造のみについて� ��明している。しかしながら、このような半� ��体基板上ではなく、プラスチック基板など� ��より安価な基板上にクロスポイント構造を� ��成し、バンプ等の組み立て工法で積層化し� ��メモリ装置に適用するようにしてもよい。

 (第3の実施の形態)
 第3の実施の形態に係る不揮発性記憶装置は 、第1の実施の形態に係る不揮発性記憶素子� �備える不揮発性記憶装置であって、1不揮発� ��記憶部あたり1トランジスタを用いて構成さ れるものである。

 図14は、本発明の第3の実施の形態に係る� ��揮発性記憶装置の構成を示すブロック図で� ��る。また、図15は、図14におけるC部の構成(2 ビット分の構成)を示す断面図である。

 図14に示すように、本実施の形態に係る� �揮発性記憶装置300は、半導体基板上に、メ� �リ本体部301を備えており、このメモリ本体� �301は、メモリアレイ302と、行選択駆動回路30 3と、列選択回路304と、情報の書き込みを行� �ための書き込み回路305と、選択ビット線に� �れる電流量を検出し、データ「1」または「0 」と判定するセンスアンプ306と、端子DQを介� ��て入出力データの入出力処理を行うデータ� ��出力回路307とを具備している。また、不揮� ��性記憶装置300は、セルプレート電源(VCP電源 )308と、外部から入力されるアドレス信号を� �け取るアドレス入力回路309と、外部から入� �されるコントロール信号に基づいて、メモ� �本体部301の動作を制御する制御回路310とを� �らに備えている。

 メモリアレイ302は、半導体基板の上に形� ��された、互いに交差するように配列された� ��数のワード線WL0、WL1、WL2、…およびビット� ��BL0、BL1、BL2、…と、これらのワード線WL0、W L1、WL2、…およびビット線BL0、BL1、BL2、…の� ��点に対応してそれぞれ設けられた複数のト� ��ンジスタT11、T12、T13、T21、T22、T23、T31、T32� ��T33、…(以下、「トランジスタT11、T12、…」 と表す)と、トランジスタT11、T12、…と1対1に 設けられた複数のメモリセルM211、M212、M213、 M221、M222、M223、M231、M232、M233(以下、「メモ� �セルM211、M212、…」と表す)とを備えている� �

 また、メモリアレイ302は、ワード線WL0、W L1、WL2、…に平行して配列されている複数の� ��レート線PL0、PL1、PL2、…を備えている。

 図15に示すように、ワード線WL0、WL1の上� �にビット線BL0が配され、そのワード線WL0、WL 1とビット線BL0との間に、プレート線PL0、PL1� �配されている。

 ここで、メモリセルM211、M212、…は、第1� ��よび第2の実施の形態に係る不揮発性記憶素 子に相当し、タンタル酸化物を含む抵抗変化 層を有している。より具体的には、図15にお� ��る不揮発性記憶素子313が、図14におけるメ� �リセルM211、M212、…に相当し、この不揮発性 記憶素子313は、上部電極314、タンタル酸化物 を含む抵抗変化層315、および下部電極316から 構成されている。

 なお、図15における317はプラグ層を、318� �金属配線層を、319はソース/ドレイン領域を� ��れぞれ示している。

 図14に示すように、トランジスタT11、T12� �T13、…のドレインはビット線BL0に、トラン� �スタT21、T22、T23、…のドレインはビット線BL 1に、トランジスタT31、T32、T33、…のドレイ� �はビット線BL2に、それぞれ接続されている� �

 また、トランジスタT11、T21、T31、…のゲ� ��トはワード線WL0に、トランジスタT12、T22、T 32、…のゲートはワード線WL1に、トランジス� ��T13、T23、T33、…のゲートはワード線WL2に、� ��れぞれ接続されている。

 さらに、トランジスタT11、T12、…のソー� ��はそれぞれ、メモリセルM211、M212、…と接� �されている。

 また、メモリセルM211、M221、M231、…はプ� ��ート線PL0に、メモリセルM212、M222、M232、…� ��プレート線PL1に、メモリセルM213、M223、M233� ��…はプレート線PL2に、それぞれ接続されて� ��る。

 アドレス入力回路309は、外部回路(図示せ ず)からアドレス信号を受け取り、このアド� �ス信号に基づいて行アドレス信号を行選択� �動回路303へ出力するとともに、列アドレス� �号を列選択回路304へ出力する。ここで、ア� �レス信号は、複数のメモリセルM211、M212、… のうちの選択される特定のメモリセルのアド レスを示す信号である。また、行アドレス信 号は、アドレス信号に示されたアドレスのう ちの行のアドレスを示す信号であり、列アド レス信号は、アドレス信号に示されたアドレ スのうちの列のアドレスを示す信号である。

 制御回路310は、情報の書き込みサイクル� ��おいては、データ入出力回路307に入力され� ��入力データDinに応じて、書き込み用電圧の� ��加を指示する書き込み信号を書き込み回路3 05へ出力する。他方、情報の読み出しサイク� ��において、制御回路310は、読み出し用電圧� ��印加を指示する読み出し信号を列選択回路3 04へ出力する。

 行選択駆動回路303は、アドレス入力回路3 09から出力された行アドレス信号を受け取り� ��この行アドレス信号に応じて、複数のワー� ��線WL0、WL1、WL2、…のうちの何れかを選択し� ��その選択されたワード線に対して、所定の� ��圧を印加する。

 また、列選択回路304は、アドレス入力回� ��309から出力された列アドレス信号を受け取� ��、この列アドレス信号に応じて、複数のビ� ��ト線BL0、BL1、BL2、…のうちの何れかを選択� ��、その選択されたビット線に対して、書き� ��み用電圧または読み出し用電圧を印加する� ��

 書き込み回路305は、制御回路310から出力� ��れた書き込み信号を受け取った場合、列選� ��回路304に対して選択されたビット線に対し� ��書き込み用電圧の印加を指示する信号を出� ��する。

 また、センスアンプ306は、情報の読み出� ��サイクルにおいて、読み出し対象となる選� ��ビット線に流れる電流量を検出し、データ� ��1」または「0」と判定する。その結果得ら� �た出力データDOは、データ入出力回路307を介 して、外部回路へ出力される。

 なお、1不揮発性記憶部あたり1トランジ� �タを用いて構成される第3の実施の形態の場� ��、第2の実施の形態のクロスポイント型の構 成と比べて記憶容量は小さくなる。しかしな がら、ダイオードのような整流素子が不要で あるため、CMOSプロセスに容易に組み合わせ� �ことができ、また、動作の制御も容易であ� �という利点がある。

 また、第2の実施の形態の場合と同様に、 本発明における抵抗変化層は低温で成膜する ことが可能であることから、本実施の形態で 示すような配線工程での積層化を行う場合で あっても、下層工程で形成されたトランジス タおよびシリサイドなどの配線材料に影響を 与えることがないという利点がある。

 さらに、第2の実施の形態の場合と同様に 、タンタルおよびその酸化物の成膜は、既存 の半導体製造プロセスに容易に組み入れるこ とが可能であるため、本実施の形態に係る不 揮発性記憶装置を容易に製造することができ る。

 次に、情報を書き込む場合の書き込みサ� ��クルおよび情報を読み出す場合の読み出し� ��イクルにおける第3の実施の形態に係る不揮 発性記憶装置の動作例について、図16に示す� ��イミングチャートを参照しながら説明する� ��

 図16は、本発明の第3の実施の形態に係る� ��揮発性記憶装置の動作例を示すタイミング� ��ャートである。なお、ここでは、抵抗変化� ��が高抵抗状態の場合を情報「1」に、低抵抗 状態の場合を情報「0」にそれぞれ割り当て� �ときの動作例を示す。また、説明の便宜上� �メモリセルM211およびM222について情報の書き 込みおよび読み出しをする場合のみについて 示す。

 図16において、VPは、抵抗変化素子の抵抗 変化に必要なパルス電圧を示しており、VTは� ��ランジスタの閾値電圧を示している。また� ��プレート線には、常時電圧VPが印加され、� �ット線も、非選択の場合は電圧VPにプリチャ ージされている。

 メモリセルM211に対する書き込みサイクル において、ワード線WL0にはパルス幅tPのパル� ��電圧2VP+トランジスタの閾値電圧VTよりも大� ��い電圧が印加され、トランジスタT11がON状� �となる。そして、そのタイミングに応じて� �ビット線BL0にはパルス電圧2VPが印加される� �これにより、メモリセルM211に情報「1」を書 き込む場合の書き込み用電圧が印加され、そ の結果、メモリセルM211の抵抗変化層が高抵� �化する。すなわち、メモリセルM211に情報「1 」が書き込まれたことになる。

 次に、メモリセルM222に対する書き込みサ イクルにおいて、ワード線WL1にはパルス幅tP� ��パルス電圧2VP+トランジスタの閾値電圧VTよ� ��も大きい電圧が印加され、トランジスタT22� ��ON状態となる。そのタイミングに応じて、� �ット線BL1には0Vの電圧が印加される。これに より、メモリセルM222に情報「0」を書き込む� ��合の書き込み用電圧が印加され、その結果� ��メモリセルM222の抵抗変化層が低抵抗化する 。すなわち、メモリセルM222に情報「0」が書� ��込まれたことになる。

 メモリセルM211に対する読み出しサイクル においては、トランジスタT11をON状態にする� ��めに所定の電圧がワード線WL0に印加され、� ��のタイミングに応じて、書き込みの際のパ� ��ス幅よりも振幅が小さいパルス電圧が、ビ� ��ト線BL0に印加される。これにより、高抵抗� ��されたメモリセルM211の抵抗変化層の抵抗値 に対応した電流が出力され、その出力電流値 を検出することにより、情報「1」が読み出� �れる。

 次に、メモリセルM222に対する読み出しサ イクルにおいて、先のメモリセルM211に対す� �読み出しサイクルと同様の電圧がワード線WL 1およびビット線BL1に印加される。これによ� �、低抵抗化されたメモリセルM222の抵抗変化� ��の抵抗値に対応した電流が出力され、その� ��力電流値を検出することにより、情報「0」 が読み出される。

 第2の実施の形態の場合と同様、本実施の 形態においても、高速パルスを用いて書き込 み動作を行うことができる。

 また、第2の実施の形態において説明した ように、本発明におけるタンタル酸化物を含 む抵抗変化層を用いた場合、インプリント性 の低い不揮発性記憶素子を実現することがで き、その結果、第3の実施の形態に係る不揮� �性記憶装置においても、消去サイクルまた� �リセットサイクルなどのステップが不要と� �る。したがって、書き込みの高速化を図る� �とができるとともに、書き込み動作を単純� �ステップで行うことが可能となる。

 さらに、書き込み用電圧は2~3V程度の低電 圧で足りるため、低消費電力化を実現するこ ともできる。

 なお、第2の実施の形態において説明した ように、本実施の形態においても、冗長救済 用メモリセルおよびエラー訂正用のパリティ ビット用のメモリセルを別途設けるような構 成としてもよく、その場合、それらのメモリ セルとして、本発明の不揮発性記憶素子を用 いることができる。

 (第4の実施の形態)
 第4の実施の形態に係る不揮発性記憶装置は 、プログラム機能を有する第1および第2の実� ��の形態に係る不揮発性記憶素子を備える不� ��発性記憶装置であって、所定の演算を実行� ��る論理回路を備えるものである。

 図17は、本発明の第4の実施の形態に係る� ��揮発性記憶装置の構成を示すブロック図で� ��る。

 図17に示すように、本実施の形態に係る� �揮発性記憶装置400は、半導体基板401上に、CP U402と、外部回路との間でデータの入出力処� �を行う入出力回路403と、所定の演算を実行� �る論理回路404と、アナログ信号を処理する� �ナログ回路405と、自己診断を行うためのBIST( Built In Self Test)回路406と、SRAM407と、これらB IST回路406およびSRAM407と接続され、特定のア� �レス情報を格納するための救済アドレス格� �レジスタ408とを備えている。

 図18は、本発明の第4の実施の形態に係る� ��揮発性記憶装置が備える救済アドレス格納� ��ジスタの構成を示すブロック図である。ま� ��、図19は、同じく救済アドレス格納レジス� �の構成を示す断面図である。

 図18および図19に示すように、救済アドレ ス格納レジスタ408は、第1および第2の実施の� ��態に係る不揮発性記憶素子に相当する不揮� ��性記憶素子409と、その不揮発性記憶素子409� ��対して特定のアドレス情報を書き込むため� ��書き込み回路410と、不揮発性記憶素子409に� ��き込まれているアドレス情報を読み出すた� ��の読み出し回路411と、ラッチ回路412とを備� ��ている。

 不揮発性記憶素子409は、書き込み回路側4 10への切替え部と読出し回路411側への切替え� ��に接続されており、抵抗変化層421を、上部� ��極422と下部電極423とで挟むようにして構成� ��れている。ここで、この不揮発性記憶素子4 09は、第1および第2の実施の形態に係る不揮� �性記憶素子に相当する。

 なお、図19において、424はプラグ層を、42 5は金属配線層を、426はソース/ドレイン層を� ��れぞれ示している。

 本実施の形態では、2層配線で、第1配線� �第2配線との間に不揮発性記憶素子を設ける� ��成を示しているが、例えば、3層以上の多層 配線とした上で、任意の配線間へ不揮発性記 憶素子を配置したり、または、必要に応じて 複数の配線間に配置したりするようにしても よい。

 次に、上述したように構成される本実施� ��形態に係る不揮発性記憶装置の動作例につ� ��て説明する。

 以下、救済アドレス格納レジスタ408に対� ��てアドレス情報の書き込みを行う場合につ� ��て説明する。BIST回路406は、診断指示信号TST を受け取った場合、SRAM407のメモリブロック� �検査を実行する。

 なお、このメモリブロックの検査は、LSI� ��製造過程における検査の際、およびLSIが実� ��のシステムに搭載された場合における各種� ��診断実行の際などに行われる。

 メモリブロックの検査の結果、不良ビッ� ��が検出された場合、BIST回路406は、書き込み データ指示信号WDを救済アドレス格納レジス� ��408へ出力する。この書き込みデータ指示信� ��WDを受け取った救済アドレス格納レジスタ40 8は、対応する不良ビットのアドレス情報を� �済アドレス格納レジスタに格納する。

 このアドレス情報の格納は、そのアドレ� ��情報に応じて、該当するレジスタが備える� ��抗変化層の抵抗状態を高抵抗化または低抵� ��化することによって行われる。抵抗変化層� ��高抵抗化または低抵抗化は、第1および第2� �実施の形態の場合と同様にして実現される� �

 このようにして、救済アドレス格納レジ� ��タ408に対するアドレス情報の書き込みが行� ��れる。そして、SRAM407がアクセスされる場合 、それと同時に救済アドレス格納レジスタ408 に書き込まれているアドレス情報が読み出さ れる。このアドレス情報の読み出しは、第1� �よび第2の実施の形態の場合と同様、抵抗変� ��層の抵抗状態に応じた出力電流値を検出す� ��ことにより行われる。

 このようにして救済アドレス格納レジス� ��408から読み出されたアドレス情報と、アク� ��ス先のアドレス情報とが一致する場合、SRAM 407内に設けられている予備の冗長メモリセル にアクセスし、情報の読み取りまたは書き込 みが行われる。

 以上のようにして自己診断を行うことに� ��って、製造工程の検査において外部の高価� ��LSIテスタを用いる必要がなくなる。また、a t Speedテストが可能になるという利点もある� ��さらには、検査をする際のみではなく、経� ��変化した場合にも不良ビットの救済が可能� ��なるため、長期間に亘って高品質を保つこ� ��ができるという利点もある。

 本実施の形態に係る不揮発性記憶装置は� ��製造工程における1回のみの情報を書き込む 場合と、製品出荷後に繰り返し情報を書き換 える場合との何れにも対応することができる 。

 次に、上述したように構成される本実施� ��形態に係る不揮発性記憶装置の製造方法に� ��いて説明する。

 図20は、本発明の第4の実施の形態に係る� ��揮発性記憶装置の製造プロセスの主要な流� ��を示すフローチャートである。

 まず、半導体基板上にトランジスタを形� ��する(S101)。次に、第1ビアを形成し(S102)、そ の上に第1配線を形成する(S103)。

 そして、S103で形成された第1配線の上に� �抵抗変化層を形成する(S104)。この抵抗変化� �の形成は、第1の実施の形態において説明し� ��とおりに行われる。

 次に、抵抗変化層の上に第2ビアを形成し (S105)、さらに、第2配線を形成する(S106)。

 以上に示すように、本実施の形態の不揮� ��性記憶装置の製造方法は、COMSプロセスの製 造工程に、電極および抵抗変化層を形成する 工程が追加されたものである。したがって、 既存のCMOSプロセスを利用して容易に製造す� �ことが可能となる。また、追加の工程も少� �く、しかも抵抗変化層の膜厚は比較的薄い� �め、プロセスの短縮化を図ることができる� �

 また、第2の実施の形態の場合と同様に、 本発明における抵抗変化層は低温で成膜する ことが可能であることから、本実施の形態で 示すような配線工程での積層化を行う場合で あっても、下層工程で形成されたトランジス タおよびシリサイドなどの配線材料に影響を 与えることがないという利点がある。

 なお、電極部は1μm角以下で形成すること ができ、且つその他の回路もCMOSプロセスで� �成することが可能であるため、小型の不揮� �性スイッチ回路を容易に実現することがで� �る。

 本実施の形態のように、第1の実施の形態 におけるタンタル酸化物を含む抵抗変化層を 備えた不揮発性記憶素子を用いるのではなく 、公知のフラッシュメモリの不揮発性記憶素 子を用いたり、または、公知のFeRAMメモリの� ��揮発性記憶素子を用いたりすることによっ� ��、不揮発性記憶装置を実現することも考え� ��れる。しかしながら、これらの場合、特別� ��専用プロセス工程および材料が必要となり� ��COMSプロセスとの親和性に劣るという欠点が ある。そのため、コスト面で問題があり、し かも製造工数が著しく増加するなど、現実性 に乏しいといえる。さらに、情報の書き込み および読み出しが複雑であり、プログラム素 子として扱うのが困難であるという問題があ る。

 また、CMOSプロセスと親和性が高い構成と しては、CMOS不揮発性メモリセルと称される� �CMOSプロセスでゲート配線をフローティング� ��して等価的にフラッシュメモリセルと同様� ��動作を実現するものがある。しかし、この� ��成によると、素子部の面積が大きくなり、� ��かも動作の制御が複雑になるなどの問題が� ��じる。

 また、シリサイド溶断型などの電気フュ� ��ズ素子で構成する場合もCMOSプロセスと親和 性が高いと言えるが、この場合、情報の書き 換えが不可能である、また、素子部の面積が 大きくなるなどの問題が生じる。

 さらに、公知のレーザーで配線をトリミ� ��グすることも考えられるが、この場合では� ��製造工程のみに限定される、レーザートリ� ��ー装置の機械的精度に律速されることにな� ��ため、微細化することができない、または� ��最上層に配置しなければならないというレ� ��アウトの制約があるなどの問題が生じる。

 なお、本実施の形態では、第1の実施の形 態における不揮発性記憶素子をSRAMの救済ア� �レス格納レジスタとして用いたが、それ以� �にも、次のような適用例が考えられる。す� �わち、例えば、DRAM、ROM、または第2および第 3の実施の形態に係る不揮発性記憶装置の不� �ビットに対する救済アドレス格納レジスタ� �して、第1の実施の形態における不揮発性記� ��素子を用いることが可能である。

 また、不良ロジック回路若しくは予備ロ� ��ック回路の切り替え用不揮発性スイッチに� ��用することもできる。その他にも、アナロ� ��回路の電圧調整およびタイミング調整用の� ��ジスタとして、製品完成後のROMの修正用の� ��ジスタとして、リコンフィギュアラブルロ� ��ックおよびFPGA用の不揮発性スイッチ素子と して、さらには、不揮発性レジスタとして用 いることも可能である。

 (その他の実施の形態)
 第4の実施の形態に係る不揮発性記憶装置が 、第2の実施の形態に係る不揮発性記憶装置� �備えるような構成、すなわち、第2の実施の� ��態に係るクロスポイント型の不揮発性記憶� ��置と第4の実施の形態に係るCPUなどを有する LSIとを一つの半導体基板上に集積するような 構成を実現することができる。

 この場合、第2の実施の形態に係るクロス ポイント型の不揮発性記憶装置および第4の� �施の形態に係るCPUなどを有するLSIをそれぞ� �別の半導体基板上に形成しておき、その後� �一つのパッケージ内にモールドするような� �成であってもよい。

 また、第4の実施の形態に係る不揮発性記 憶装置が、第3の実施の形態に係る不揮発性� �憶装置を備えるような構成、すなわち、第3� ��実施の形態に係る1不揮発性記憶部あたり1� �ランジスタを用いた構成の不揮発性記憶装� �と第4の実施の形態に係るCPUなどを有するLSI� ��を一つの半導体基板上に集積するような構� ��を実現することもできる。

 この場合も、第3の実施の形態に係る1不� �発性記憶部あたり1トランジスタを用いた構� ��の不揮発性記憶装置および第4の実施の形態 に係るCPUなどを有するLSIをそれぞれ別の半導 体基板上に形成しておき、その後に一つのパ ッケージ内にモールドするような構成であっ てもよい。