以下、本発明の実施の形態を、図面を参� ��して詳しく説明する。なお、以下では、全� ��の図を通じて同一または相当部分には同一� ��参照符号を付し、その説明を省略する場合� ��ある。

 (第1の実施の形態) 
 [不揮発性記憶素子の構成]
 図1は、本発明の第1の実施の形態に係る不� �発性記憶素子の一構成例を示した断面図で� �る。

 図1に示すように、不揮発性記憶素子100は 、基板101と、その基板101上に形成された絶縁 層(酸化物層)102と、その絶縁層102上に形成さ� ��た第1電極層103および第2電極層105と、第1電� ��層103と第2電極層105とに挟まれた抵抗変化層 104と、を備えている。

 この不揮発性記憶素子100を駆動する場合� ��外部の電源によって所定の条件を満たす電� ��信号(ここでは、例えば電圧パルス)を第1電� ��層103と第2電極層105との間に印加する。電圧 印加の方向に従い、不揮発性記憶素子100の抵 抗変化層104の抵抗値が、増加または減少する 。例えば、所定の閾値電圧よりも大きな電圧 パルスが印加された場合、抵抗変化層104の抵 抗値が増加または減少する一方で、その閾値 電圧よりも小さな電圧パルスが印加された場 合、抵抗変化層104の抵抗値は変化しない。

 第1電極層103および第2電極層105の材料と� �ては、例えば、Pt(白金)、Ir(イリジウム)、Cu( 銅)、Au(金)、Ag(銀)、TaN(窒化タンタル)、TiN(窒 化チタン)、およびTiAlN(窒化チタンアルミニ� �ム)などがある。

 抵抗変化層104は、タンタルと酸素と窒素� ��を主成分とするタンタル酸窒化物で構成さ� ��ている。要するに、抵抗変化層104は抵抗変� ��材料としてタンタル酸窒化物を用いており� ��抵抗変化層104は純粋なタンタル酸窒化物で� ��成されていてもよく、添加元素を含むタン� ��ル酸窒化物で構成されていてもよい。換言� ��れば、抵抗変化層104は、タンタルと酸素と� ��素とを主成分とする化合物で構成されてお� ��、抵抗変化層104は、タンタルと酸素と窒素� ��のみから成る化合物で構成されていてもよ� ��、タンタルと酸素と窒素と添加元素とから� ��る化合物で構成されていてもよい。

 なお、基板101としては、シリコン単結晶� ��板または半導体基板を用いることができる� ��、これらに限定されるわけではない。抵抗� ��化層104は比較的低い基板温度で形成するこ� ��が可能であるため、樹脂材料などの上に抵� ��変化層104を形成することができる。

 [不揮発性記憶素子の製造方法]
 次に、本実施の形態の不揮発性記憶素子100� ��製造方法について説明する。

 まず、単結晶シリコンである基板101上に、� ��さ200nmの絶縁層102としてのSiO ₂ 層を熱酸化法により形成する。そして、第1� �極層103としての厚さ100nmのPt薄膜を、RFマグ� �トロンスパッタ法により絶縁層102上に形成� �る。ここで、成膜の際の真空度は1.0Pa、RFパ� ��ーは250W、Ar流量は10sccm、成膜時間は20分と� �た。

 次に、第1電極層103上に、抵抗変化層104と してのタンタル酸窒化物膜を形成する。この 成膜には、Taターゲットを用いた反応性RFス� �ッタ法を用いた。このときの成膜条件を表1� ��示す。

 最後に、抵抗変化層104上に、第2電極層105 としての厚さ150nmのPt薄膜をRFスパッタ法によ り形成する。この場合の成膜条件は、第1電� �層103を形成する場合と同様である。

 なお、抵抗変化層104の形成において、タン� ��ル酸窒化物をターゲットとすることによっ� ��、N ₂ およびO ₂ などの反応性ガスを使用しないスパッタ法を 用いるようにしてもよい。

 さらに、第1電極層あるいは第2電極層と� �てタンタル窒化物を用いた場合には、抵抗� �化層および電極層を同一ターゲットにより� �続して形成することが可能である。以下に� �第2電極層がタンタル窒化物の場合の不揮発� ��記憶素子100の製造方法について説明する。

 まず、単結晶シリコンである基板101上に� ��厚さ200nmの絶縁層102を熱酸化法により形成� �る。そして、第1電極層103としての厚さ100nm� �Pt薄膜を、RFマグネトロンスパッタ法により� ��縁層102上に形成する。ここで、成膜の際の� ��空度は1.0Pa、RFパワーは250W、Ar流量は10sccm、 成膜時間は20分とした。

 次に、第1電極層103上に、抵抗変化層104と してのタンタル酸窒化物膜を形成する。この 成膜には、Taターゲットを用いた反応性RFス� �ッタ法を用いた。このときの成膜条件は、� �記の場合と同様で、表1に示したとおりであ� ��。

 最後に、第2電極層をTaターゲットを用いた� ��応性RFスパッタ法により形成した。スパッ� �ガスはAr+N ₂ である。全ガス流量に対するN ₂ ガスの流量比は20%とした。

 このように第1電極層あるいは第2電極層と� �てタンタル窒化物を用いた場合では、製造� �ロセスを簡略化することが可能となる。

 [タンタル酸窒化膜の分析]

 上述の反応性RFスパッタ法により抵抗変化� �104として形成されたタンタル酸窒化物膜の� �抗値と組成とを測定した。その結果を以下� �示す。

 アルゴンと窒素流量とを、それぞれ、44sccm� ��よび5sccmと一定にした場合、酸素の流量を6s ccmとした場合にはタンタル酸窒化物膜の抵抗 率は 2.3mωcmであった。酸素の流量を8sccmとし た場合には、タンタル酸窒化物膜の抵抗率は 12.6mωcmであった。従って、酸素および窒素の 流量を調整することにより、タンタル酸窒化 物膜の抵抗率を制御することが可能と判断さ れる。

 図18はタンタル酸窒化物膜のXRD(X線回折)チ� �ートである。図18において、3本のカーブは� �下から順に、アルゴンと窒素流量とを、そ� �ぞれ、44sccmおよび5sccmと一定にした場合にお いて、それぞれ、酸素の流量を6sccm、7sccm、� �よび8sccmとした場合におけるタンタル酸窒化 物膜のXRDチャートである。このXRDチャートに よれば、2θが略34~35degの範囲にブロードなピ� ��クが認められる。それ故、これらのタンタ� ��酸窒化物はアモルファスであると推定され� ��。また、XRDチャートにおけるピーク位置は� ��素流量の増加とともに低角度側へシフトし� ��いる。

 これらのタンタル酸窒化物膜の組成をラザ� ��ォード後方散乱法で分析した。酸素流量が6 sccmの場合におけるタンタル酸窒化物膜では� �タンタル/酸素/窒素が、それぞれ、37.5/32.5/30 atm%であり、このタンタル酸窒化物膜の組成� �、TaO _0.86 N _0.8 と表される。また、酸素流量が8sccmの場合に� ��けるタンタル酸窒化物膜では、タンタル/酸 素/窒素が、それぞれ、34.5/37.6/27.9atm%であり� �このタンタル酸窒化物膜の組成は、TaO _1.1 N _0.8 と表される。

 [不揮発性記憶素子の動作例]

 次に、本実施の形態の不揮発性記憶素子100� ��メモリとしての動作例、すなわち情報の書� ��込み/読み出しをする場合の動作例を、図面 を参照して説明する。

 図2は、情報を書き込む場合における本発 明の第1の実施の形態に係る不揮発性記憶素� �の動作例を示す図である。

 第1電極層103と第2電極層105との間(以下、� ��極間という場合がある)にパルス幅が100nsec� �極性が異なる2種類の電気的パルスを交互に� ��加すると、抵抗変化層104の抵抗値が図3に示 すように変化する。すなわち、負電圧パルス (電圧E1、パルス幅100nsec)を電極間に印加した� ��合、抵抗変化層104の抵抗値が、高抵抗値Rb� �ら低抵抗値Raへ減少する。他方、正電圧パル ス(電圧E2、パルス幅100nsec)を電極間に印加し� ��場合、抵抗変化層104の抵抗値が、低抵抗値R aから高抵抗値Rbへ増加する。なお、ここでは 、電圧E1を-2.0Vとし、電圧E2を+3.0Vとしている� ��

 この図2に示す例では、高抵抗値Rbを情報� ��0」に、低抵抗値Raを情報「1」にそれぞれ割 り当てている。そのため、抵抗変化層104の抵 抗値が高抵抗値Rbになるように正電圧パルス� ��電極間に印加することによって情報「0」が 書き込まれることになり、また、低抵抗値Ra� ��なるように負電圧パルスを電極間に印加す� ��ことによって情報「1」が書き込まれること になる。

 図3は、情報を読み出す場合における本発 明の第1の実施の形態に係る不揮発性記憶素� �の動作例を示す図である。

 情報の読み出しを行う場合、抵抗変化層1 04の抵抗値を変化させるときに印加する電気� ��パルスよりも振幅の小さい読み出し用電圧E 3(|E3|<|E1|、|E3|<|E2|)を電極間に印加する。 その結果、抵抗変化層104の抵抗値に対応した 電流が出力され、その出力電流値を検出する ことにより、書き込まれている情報の読み出 しが可能となる。

 図3に示す例では、出力電流値Iaが抵抗値R aに、出力電流値Ibが抵抗値Rbにそれぞれ対応� ��ているので、出力電流値laが検出された場� �は情報「1」が、出力電流値lbが検出された� �合は情報「0」がそれぞれ読み出されること� ��なる。

 以上のように、第1電極層103と第2電極層10 5とに挟まれた領域において、抵抗変化層104� �記憶部として機能することにより、不揮発� �記憶素子100がメモリとして動作することに� �る。

 [不揮発性記憶素子の抵抗変化特性]
 次に、本実施の形態の不揮発性記憶素子100� ��対して電気的パルスを印加した場合の抵抗� ��化特性について説明する。

 図19(a)~図19(c)は、本発明の第1の実施の形� ��に係る不揮発性記憶素子が備える抵抗変化� ��104の抵抗値とパルス印加回数との関係を示� ��図である。この図19(a)~図10(c)には、第1電極� ��103と第2電極層105との間にパルス幅が100nsec� �極性が異なる2種類の電気的パルス(ここでは パルス電圧)を交互に印加した結果が示され� �いる。また、図19(a)は、アルゴンの流量と窒 素の流量と酸素の流量とを、それぞれ、44sccm 、5sccm、および7sccmとした場合におけるタン� �ル酸窒化物膜の抵抗変化特性である。図19(b) は、アルゴンの流量と窒素の流量と酸素の流 量とを、それぞれ、44sccm、5sccm、および8sccm� �した場合におけるタンタル酸窒化物膜の抵� �変化特性である。図19(c)は、アルゴンの流量 と窒素の流量と酸素の流量とを、それぞれ、 44sccm、5sccm、および7sccmとし、さらに後処理� �してプラズマ酸化処理を施した場合におけ� �タンタル酸窒化物膜の抵抗変化特性である� �従って、この図19(c)の場合におけるタンタル 酸窒化物膜の酸素含有率は、図19(a)および図1 9(b)の場合におけるタンタル酸窒化物膜の酸� �含有率より高いと推測される。

 上記のように2種類の電気的パルスを交互 に電極間に印加した結果、図19(a)に示すよう� ��、抵抗変化層104の抵抗値は可逆的に変化し� ��。具体的には、負電圧パルス(電圧-2.0V、パ� ��ス幅100nsec)を電極間に印加した場合、抵抗� �化層104の抵抗値が減少して平均すると約200ω (300~170ω)(低抵抗値)となり、正電圧パルス(電� ��+3.0V、パルス幅100nsec)を電極間に印加した場 合、抵抗変化層104の抵抗値が増加して平均す ると約5500ω(11000~4000ω)(高抵抗値)となった。� �お、ここでは、負電圧の印加とは、第1電極( 下部電極)103の電圧を基準としたときに、第2� ��極(上部電極)105に対して負の電圧を印加す� �場合であり、逆に、正電圧の印加とは、第1� ��極(下部電極)103の電圧を基準としたときに� �第2電極(上部電極)105に対して正の電圧を印� �する場合であると定義する。また、このよ� �な抵抗変化は、パルスを150回程度連続して� �加しても安定して続いた。なお、素子の初� �抵抗値は133ωであった。

 以上のことから、抵抗変化層104を用いる� ��とによって、低電圧で安定した可逆的な書� ��換え特性を有した抵抗変化型の不揮発性記� ��素子が実現可能であることを確認すること� ��できる。

 この図19(a)に示す結果は、抵抗変化層104� �膜厚が25nmで、直径2μmの円形パターンのもの である。以下の説明において、特に断りがな い場合、抵抗変化層104のサイズはこのとおり である。

 なお、図19(b)には、素子の初期抵抗値が2870� �の場合であって、電極間に電気的パルスを� �続的に印加したときの抵抗変化層の抵抗値� �電気的パルスの印加回数との関係が示され� �いる。-2.5Vを印加することにより平均すると 約320ω(370~230ω)の低抵抗値を、+3.0Vを印加する ことにより平均すると約9000ω(18000~6000ω)の高� ��抗値を取る。また、このような抵抗変化は� ��パルスを80回連続して印加しても安定して� �いた。この図19(b)に示す結果からも、本実施 の形態に係る不揮発性記憶素子が100nsecの電� �的パルスで動作することがわかる。

 さらに、図19(c)には、素子の初期抵抗値が3. 1×10 ⁷ ωの場合であって、電極間に電気的パルスを� ��続的に印加したときの抵抗変化層の抵抗値� ��電気的パルスの印加回数との関係が示され� ��いる。-2.0Vを印加することにより平均する� �約500ω(600~380ω)の低抵抗値を、+3.0Vを印加す� �ことにより平均すると約11000ω(19000~8000ω)の� �抵抗値を取る。また、このような抵抗変化� �、パルスを50回連続して印加しても安定して 続いた。

この図19(c)に示す結果からも、本実施の形態� ��係る不揮発性記憶素子が100nsecの電気的パル スで動作することがわかる。

これらの結果から、素子の初期抵抗値に対し 抵抗変化領域を有していることがわかる。そ のため、本実施の形態に係る不揮発性記憶素 子における抵抗変化層を形成する場合、その 膜厚の調整を行うことによって、他の回路領 域などを形成する半導体プロセスとのマッチ ングを容易にとることができる。

[第1の実施の形態のまとめ]

 第1の実施の形態に係る不揮発性記憶素子100 は、抵抗変化材料としてタンタル酸窒化物TaO _x N _y を用いている。このタンタル酸窒化物TaO _x N _y が電気パルスに対して抵抗変化特性を示すメ カニズムは現時点では解明されていない。し かしながら、タンタル酸窒化物TaO _x N _y における酸素の含有率を変化させて抵抗変化 特性を測定した結果(図19(a)~図19(c))を見ると� �いずれも安定した抵抗変化特性を示してい� �。従って、タンタル酸窒化物TaO _x N _y は、その酸素O及び窒素Nの含有率の如何に関� ��らず、抵抗変化特性を示すことが推認され� ��。

 また、図19(a)~図19(c)の抵抗変化特性の測定� �果から、少なくとも、不揮発性記憶素子100� �初期抵抗値は、133ω以上3.1×10 ⁷ ω以下であることが好ましいと言える。

 また、上述の組成分析結果によれば、アル� ��ンの流量と窒素の流量と酸素の流量とがそ� ��ぞれ44sccm、5sccm、および6sccmの場合における タンタル酸窒化物膜では、タンタル/酸素/窒� ��がそれぞれ37.5/32.5/30atm%であり、この組成に おけるタンタル酸窒化物膜の窒素に対する酸 素の含有比率は1.08である。そして、アルゴ� �の流量と窒素の流量と酸素の流量とがそれ� �れ44sc cm、5sccm、および8sccmの場合における� �ンタル酸窒化物膜では、タンタル/酸素/窒素 が、それぞれ、34.5/37.6/27.9atm%であり、この組 成におけるタンタル酸窒化物膜の窒素に対す る酸素の含有比率は1.35である。そして、ア� �ゴンの流量と窒素の流量と酸素の流量とが� �れぞれ44sccm、5sccm、および8sccmの場合におけ� ��タンタル酸窒化物膜は、図19(b)に示すよう� �安定した抵抗変化特性を有することが確認� �れている。一方、アルゴンの流量と窒素の� �量と酸素の流量とがそれぞれ44sccm、5sccm、お よび6sccmの場合におけるタンタル酸窒化物膜� ��、その抵抗変化特性は確認されていない。� ��かし、その成膜条件における酸素流量が近� ��、アルゴンの流量と窒素の流量と酸素の流� ��とがそれぞれ44sccm、5sccm、および7sccmの場合 におけるタンタル酸窒化物膜では、図19(a)に� ��すような安定した抵抗変化特性を有するこ� ��が確認されているので、アルゴンの流量と� ��素の流量と酸素の流量とがそれぞれ44sccm、5 sccm、および6sccmの場合におけるタンタル酸窒 化物膜も、安定した抵抗変化特性を有するこ とが推認される。よって、少なくとも、不揮 発性記憶素子100の抵抗変化層104の窒素に対す る酸素の含有比率は、1.08以上1.35以下である� ��とが好ましいと言える。

 なお、抵抗変化材料であるタンタル酸窒化� ��にその特性向上等のために何らかの元素を� ��加することは当業者の常套手法であり、こ� ��を行ってもよいことはもちろんであり、ま� ��、これを行ったものも、抵抗変化特性を有� ��る限り、本発明の範囲に含まれることは言� ��までもない。また、抵抗変化層104が、タン� ��ル酸窒化物以外に何らかの不純物を含むこ� ��は当然であり、そのようなものも、抵抗変� ��特性を有する限り、本発明の範囲に含まれ� ��ことは言うまでもない。

 (第2の実施の形態)
 上述した第1の実施の形態に係る不揮発性記 憶素子は、種々の形態の不揮発性半導体装置 へ適用することが可能である。第2の実施の� �態に係る半導体装置は、第1の実施の形態に� ��る不揮発性記憶素子を備える不揮発性半導� ��装置であって、ワード線とビット線との交� ��(立体交差点)にアクティブ層を介在させた� �いわゆるクロスポイント型のものである。

 [第2の実施の形態に係る半導体装置の構成]
 図4は、本発明の第2の実施の形態に係る不� �発性半導体装置の構成を示すブロック図で� �る。また、図3は、図4におけるA部の構成(4ビ ット分の構成)を示す斜視図である。

 図4に示すように、本実施の形態に係る不 揮発性半導体装置200は、半導体基板上に、メ モリ本体部201を備えており、このメモリ本体 部201は、メモリアレイ202と、行選択回路/ド� �イバ203と、列選択回路/ドライバ204と、情報� ��書き込みを行うための書き込み回路205と、� ��択ビット線に流れる電流量を検出し、デー� ��「1」または「0」と判定するセンスアンプ20 6と、端子DQを介して入出力データの入出力処 理を行うデータ入出力回路207とを具備してい る。また、不揮発性半導体装置200は、外部か ら入力されるアドレス信号を受け取るアドレ ス入力回路208と、外部から入力されるコント ロール信号に基づいて、メモリ本体部201の動 作を制御する制御回路209とをさらに備えてい る。

 メモリアレイ202は、図4および図5に示す� �うに、半導体基板の上に互いに平行に形成� �れた複数のワード線WL0,WL1,WL2,…と、これら� �複数のワード線WL0,WL1,WL2,…の上方にその半� �体基板の主面に平行な面内において互いに� �行に、しかも複数のワード線WL0,WL1,WL2,…に� �体交差するように形成された複数のビット� �BL0,BL1,BL2,…とを備えている。

 また、これらの複数のワード線WL0,WL1,WL2,� ��と複数のビット線BL0,BL1,BL2,…との立体交差� ��に対応してマトリクス状に設けられた複数� ��メモリセルM111,M112,M113,M121,M122,M123,M131,M132,M13 3,…(以下、「メモリセルM111,M112,…」と表す)� ��設けられている。

 ここで、メモリセルM111,M112,…は、第1の� �施の形態に係る不揮発性記憶素子に相当し� �タンタル酸窒化物を含む抵抗変化層を有し� �いる。ただし、本実施の形態において、こ� �らのメモリセルM111,M112,…は、後述するよう� ��、電流抑制素子を備えている。

 なお、図4におけるメモリセルM111,M112,…� �、図5において符号210で示されている。

 アドレス入力回路208は、外部回路(図示せ ず)からアドレス信号を受け取り、このアド� �ス信号に基づいて行アドレス信号を行選択� �路/ドライバ203へ出力するとともに、列アド� ��ス信号を列選択回路/ドライバ204へ出力する 。ここで、アドレス信号は、複数のメモリセ ルM111,M112,…のうちの選択される特定のメモ� �セルのアドレスを示す信号である。また、� �アドレス信号は、アドレス信号に示された� �ドレスのうちの行のアドレスを示す信号で� �り、列アドレス信号は、アドレス信号に示� �れたアドレスのうちの列のアドレスを示す� �号である。

 制御回路209は、情報の書き込みサイクル� ��おいては、データ入出力回路207に入力され� ��入力データDinに応じて、書き込み用電圧の� ��加を指示する書き込み信号を書き込み回路2 05へ出力する。他方、情報の読み出しサイク� ��において、制御回路209は、読み出し用電圧� ��印加を指示する読み出し信号を列選択回路/ ドライバ204へ出力する。

 行選択回路/ドライバ203は、アドレス入力 回路208から出力された行アドレス信号を受け 取り、この行アドレス信号に応じて、複数の ワード線WL0,WL1,WL2,…のうちの何れかを選択し 、その選択されたワード線に対して、所定の 電圧を印加する。

 また、列選択回路/ドライバ204は、アドレ ス入力回路208から出力された列アドレス信号 を受け取り、この列アドレス信号に応じて、 複数のビット線BL0,BL1,BL2,…のうちの何れかを 選択し、その選択されたビット線に対して、 書き込み用電圧または読み出し用電圧を印加 する。

 書き込み回路205は、制御回路209から出力� ��れた書き込み信号を受け取った場合、行選� ��回路/ドライバ203に対して選択されたワード 線に対する電圧の印加を指示する信号を出力 するとともに、列選択回路/ドライバ204に対� �て選択されたビット線に対して書き込み用� �圧の印加を指示する信号を出力する。

 また、センスアンプ206は、情報の読み出� ��サイクルにおいて、読み出し対象となる選� ��ビット線に流れる電流量を検出し、データ� ��1」または「0」と判定する。その結果得ら� �た出力データDOは、データ入出力回路207を介 して、外部回路へ出力される。

 [第2の実施の形態に係る不揮発性半導体装� �が備える不揮発性記憶素子の構成]
 図6は、本発明の第2の実施の形態に係る不� �発性半導体装置が備える不揮発性記憶素子� �構成を示す断面図である。なお、図6では、� ��5のB部における構成が示されている。

 図6に示すように、本実施の形態に係る不 揮発性半導体装置が備える不揮発性記憶素子 210は、銅配線である下部配線212(図5における� ��ード線WL1に相当する)と同じく上部配線211(� �5におけるビット線BL1に相当する)との間に介 在しており、下部電極217と、電流抑制素子216 と、内部電極215と、抵抗変化層214と、上部電 極213とがこの順に積層されて構成されている 。

 ここで、内部電極215、抵抗変化層214、お� ��び上部電極213は、図1に示した実施の形態1� �係る不揮発性記憶素子100における第1電極層1 03、抵抗変化層104、および第2電極層105にそれ ぞれ相当する。したがって、抵抗変化層214は 、第1の実施の形態と同様にして形成される� �

 電流抑制素子216は、TaNである内部電極215� ��介して、抵抗変化層214と直列接続されてい� ��。この電流抑制素子216は、MIM(Metal-Insulator-Me tal;金属-絶縁体-金属の意味)ダイオード又はMS M(Metal-Semiconductor-Metal;金属-半導体-金属の意味 )ダイオードに代表される素子であり、電圧� �対して非線形な電流特性を示すものである� �また、この電流抑制素子216は、電圧に対し� �双方向性の電流特性を有しており、所定の� �値電圧Vf(一方の電極を基準にして例えば+1V� �上または-1V以下)で導通するように構成され� ��いる。

 なお、タンタルおよびその酸化物は、半� ��体プロセスに一般的に用いられている材料� ��あり、非常に親和性が高いといえる。その� ��め、既存の半導体製造プロセスに容易に組� ��入れることが可能である。

 [第2の実施の形態に係る不揮発性半導体装� �が備える不揮発性記憶素子の変形例の構成]
 本実施の形態に係る不揮発性半導体装置が� ��える不揮発性記憶素子の構成は、図6に示し たものに限られるわけではなく、以下に示す ような構成であってもよい。

 図5(a)から(g)は、本発明の第2の実施の形� �に係る不揮発性半導体装置が備える不揮発� �記憶素子の変形例の構成を示す断面図であ� �。

 図7(a)には、図6に示す構成と異なり、内� �電極を備えず、抵抗変化層214が電流抑制素� �216の上に形成されている構成が示されてい� �。

 図7(b)は、図6に示す構成と異なり、下部� �極、内部電極、および上部電極を備えず、� �抗変化層214が電流抑制素子216の上に形成さ� �ている構成が示されている。また、図7(c)に� ��、図6に示す構成と異なり、下部電極を備え ていない構成が示されている。他方、図示は しないが、上部電極を備えていない構成も考 えられる。

 図7(d)には、図6に示す構成と異なり、内� �電極および電流抑制素子を備えていない構� �が示されており、図7(e)には、さらに上部電� ��および下部電極を備えていない構成が示さ� ��ている。

 また、図7(f)には、図6に示す構成と異な� �、内部電極を備えず、その代わりにオーミ� �ク抵抗層218を備える構成が示されており、� �7(g)には、内部電極の代わりに第2の抵抗変化 層219を備える構成が示されている。

 なお、以上に示した変形例において、上� ��電極を備えていない場合は上部配線211が不� ��発性記憶素子の上部電極として機能し、ま� ��、下部電極を備えていない場合は下部配線2 12が不揮発性記憶素子の下部電極として機能� ��ることになる。

 また、メモリセルの数が比較的少ない場� ��、選択されないメモリセルへの回り込み電� ��が少なくなる。このような場合、上述した� ��うな電流抑制素子を備えない構成とするこ� ��が考えられる。

 以上のように、本実施の形態に係る不揮� ��性半導体装置が備える不揮発性記憶素子に� ��いては、種々の構成が考えられる。

 [多層化構造の不揮発性半導体装置の構成例 ]
 図6および図7に示した本実施の形態に係る� �揮発性半導体装置におけるメモリアレイを� �3次元に積み重ねることによって、多層化構� ��の不揮発性半導体装置を実現することがで� ��る。

 図8は、本発明の多層化構造の不揮発性半導 体装置が備えるメモリアレイの構成を示す斜 視図である。図8に示すように、この不揮発� �半導体装置は、図示しない半導体基板の上� �互いに平行に形成された複数の下部配線212� �、これらの複数の下部配線212の上方にその� �導体基板の主面に平行な面内において互い� �平行に、しかも複数の下部配線212に立体交� �するように形成された複数の上部配線211と� �これらの複数の下部配線212と複数の上部配� �211との立体交差点に対応してマトリクス状� �設けられた複数のメモリセル210とを備える� �モリアレイが、複数積層されてなる多層化� �モリアレイを備えている。

 なお、図8に示す例では、配線層が5層であ� �、その立体交差点に配される不揮発性記憶� �子が4層の構成となっているが、必要に応じ� ��これらの層数を増減してもよいことは勿論� ��ある。

 このように構成された多層化メモリアレ� ��を設けることによって、超大容量不揮発性� ��モリを実現することが可能となる。

 なお、第1の実施の形態において説明した ように、本発明における抵抗変化層は低温で 成膜することが可能である。したがって、本 実施の形態で示すような配線工程での積層化 を行う場合であっても、下層工程で形成され たトランジスタおよびシリサイドなどの配線 材料に影響を与えることがないため、多層化 メモリアレイを容易に実現することができる 。すなわち、本発明のタンタル酸窒化物を含 む抵抗変化層を用いることによって、多層化 構造の不揮発性半導体装置を容易に実現する ことが可能となる。

 [不揮発性半導体装置の動作例]
 次に、情報を書き込む場合の書き込みサイ� ��ルおよび情報を読み出す場合の読み出しサ� ��クルにおける第2の実施の形態に係る不揮発 性半導体装置の動作例について、図9に示す� �イミングチャートを参照しながら説明する� �

 図9は、本発明の第2の実施の形態に係る� �揮発性半導体装置の動作例を示すタイミン� �チャートである。なお、ここでは、抵抗変� �層が高抵抗状態の場合を情報「1」に、低抵� ��状態の場合を情報「0」にそれぞれ割り当て たときの動作例を示す。また、説明の便宜上 、メモリセルM111およびM122について情報の書� ��込みおよび読み出しをする場合のみについ� ��示す。

 図9におけるVPは、抵抗変化素子と電流抑� ��素子とで構成されたメモリセルの抵抗変化� ��必要なパルス電圧を示している。ここでは� ��VP/2<閾値電圧Vfの関係が成り立つことが望 ましい。なぜなら、非選択のメモリセルに回 り込んで流れる漏れ電流を抑えることができ るからである。その結果、情報を書き込む必 要のないメモリセルへ供給される余分な電流 を抑制することができ、低消費電流化をより 一層図ることができる。また、非選択のメモ リセルへの意図しない浅い書き込み(一般に� �ィスターブと称される)が抑制されるなどの� ��点もある。

 また、図9において、1回の書き込みサイ� �ルに要する時間である書き込みサイクル時� �をtWで、1回の読み出しサイクルに要する時� �である読み出しサイクル時間をtRでそれぞれ 示している。

 メモリセルM111に対する書き込みサイクル において、ワード線WL0にはパルス幅tPのパル� ��電圧VPが印加され、そのタイミングに応じ� �、ビット線BL0には同じく0Vの電圧が印加され る。これにより、メモリセルM111に情報「1」� ��書き込む場合の書き込み用電圧が印加され� ��その結果、メモリセルM111の抵抗変化層が高 抵抗化する。すなわち、メモリセルM111に情� �「1」が書き込まれたことになる。

 次に、メモリセルM122に対する書き込みサ イクルにおいて、ワード線WL1にはパルス幅tP� ��0Vの電圧が印加され、そのタイミングに応� �て、ビット線BL1には同じくパルス電圧VPが印 加される。これにより、M122に情報「0」を書� ��込む場合の書き込み用電圧が印加され、そ� ��結果、メモリセルM122の抵抗変化層が低抵抗 化する。すなわち、メモリセルM122に情報「0� ��が書き込まれたことになる。

 メモリセルM111に対する読み出しサイクル においては、書き込み時のパルスよりも振幅 が小さいパルス電圧であって、0Vよりも大き� ��VP/2よりも小さい値の電圧が、ワード線WL0に 印加される。また、このタイミングに応じて 、書き込み時のパルスよりも振幅が小さいパ ルス電圧であって、VP/2よりも大きくVPよりも 小さい値の電圧が、ビット線BL0に印加される 。これにより、高抵抗化されたメモリセルM11 1の抵抗変化層214の抵抗値に対応した電流が� �力され、その出力電流値を検出することに� �り、情報「1」が読み出される。

 次に、メモリセルM122に対する読み出しサ イクルにおいて、先のメモリセルM111に対す� �読み出しサイクルと同様の電圧がワード線WL 1およびビット線BL1に印加される。これによ� �、低抵抗化されたメモリセルM122の抵抗変化� ��214の抵抗値に対応した電流が出力され、そ� ��出力電流値を検出することにより、情報「0 」が読み出される。

 なお、本実施の形態においては示されて� ��ないが、一般にメモリ装置においては、不� ��メモリセルを救済するため、メモリセルと� ��一構成の冗長救済用メモリセルが設けられ� ��。また、エラー訂正用のパリティビット用� ��メモリセルをメモリアレイの一部に用意し� ��り、そのようなパリティビット用のメモリ� ��ルから構成されるメモリアレイを別途設け� ��りする。本実施の形態においても、そのよ� ��なメモリセルを別途設けるような構成とし� ��もよく、その場合、そのようなメモリセル� ��して、本発明の不揮発性記憶素子を用いる� ��とができる。また、高抵抗化パルスおよび� ��抵抗化パルスの電圧値を同じとした場合の� ��で説明しているが、第1の実施の形態で説明 したように、最適なパルス電圧値は高抵抗化 パルス電圧値と低抵抗化パルス電圧値とで異 なる場合がある。その場合は、各々に最適な パルス電圧値を設定してもよい。

 本実施の形態においては、半導体基板上� ��集積したクロスポイント構造のみについて� ��明している。しかしながら、このような半� ��体基板上ではなく、プラスチック基板など� ��より安価な基板上にクロスポイント構造を� ��成し、バンプ等の組み立て工法で積層化し� ��メモリ装置に適用するようにしてもよい。

 (第3の実施の形態)
 第3の実施の形態に係る不揮発性半導体装置 は、第1の実施の形態に係る不揮発性記憶素� �を備える不揮発性半導体装置であって、1ト� ��ンジスタ/1不揮発性記憶部のものである。

 [第3の実施の形態に係る不揮発性半導体装� �の構成]
 図10は、本発明の第3の実施の形態に係る不� ��発性半導体装置の構成を示すブロック図で� ��る。また、図11は、図10におけるC部の構成(2 ビット分の構成)を示す断面図である。

 図10に示すように、本実施の形態に係る� �揮発性半導体装置300は、半導体基板上に、� �モリ本体部301を備えており、このメモリ本� �部301は、メモリアレイ302と、行選択回路/ド� ��イバ303と、列選択回路304と、情報の書き込� ��を行うための書き込み回路305と、選択ビッ� ��線に流れる電流量を検出し、データ「1」ま たは「0」と判定するセンスアンプ306と、端� �DQを介して入出力データの入出力処理を行う データ入出力回路307とを具備している。また 、不揮発性半導体装置300は、セルプレート電 源(VCP電源)308と、外部から入力されるアドレ� ��信号を受け取るアドレス入力回路309と、外� ��から入力されるコントロール信号に基づい� ��、メモリ本体部301の動作を制御する制御回� ��310とをさらに備えている。

 メモリアレイ302は、半導体基板の上に形� ��された、互いに交差するように配列された� ��数のワード線WL0,WL1,WL2,…およびビット線BL0, BL1,BL2,…と、これらのワード線WL0,WL1,WL2,…お� ��びビット線BL0,BL1,BL2,…の交点に対応してそ� ��ぞれ設けられた複数のトランジスタT11,T12,T1 3,T21,T22,T23,T31,T32,T33,…(以下、「トランジスタ T11,T12,…」と表す)と、トランジスタT11,T12,…� ��1対1に設けられた複数のメモリセルM211,M212,M 213,M221,M222,M223,M231,M232,M233(以下、「メモリセ� �M211,M212,…」と表す)とを備えている。

 また、メモリアレイ302は、ワード線WL0,WL1 ,WL2,…に平行して配列されている複数のプレ� ��ト線PL0,PL1,PL2,…を備えている。

 図11に示すように、ワード線WL0,WL1の上方� ��ビット線BL0が配され、そのワード線WL0,WL1と ビット線BL0との間に、プレート線PL0,PL1が配� �れている。

 ここで、メモリセルM211,M212,…は、第1の� �施の形態に係る不揮発性記憶素子に相当し� �タンタル酸窒化物を含む抵抗変化層を有し� �いる。より具体的には、図11における不揮発 性記憶素子313が、図10におけるメモリセルM211 ,M212,…に相当し、この不揮発性記憶素子313は 、上部電極314、タンタル酸窒化物を含む抵抗 変化層315、および下部電極316から構成されて いる。

 なお、図11における317はプラグ層を、318� �金属配線層を、319はソース/ドレイン領域を� ��れぞれ示している。

 図10に示すように、トランジスタT11,T12,T13 ,…のドレインはビット線BL0に、トランジス� �T21,T22,T23,…のドレインはビット線BL1に、ト� �ンジスタT31,T32,T33,…のドレインはビット線BL 2に、それぞれ接続されている。

 また、トランジスタT11,T21,T31,…のゲート� ��ワード線WL0に、トランジスタT12,T22,T32,…の� ��ートはワード線WL1に、トランジスタT13,T23,T3 3,…のゲートはワード線WL2に、それぞれ接続� ��れている。

 さらに、トランジスタT11,T12,…のソース� �それぞれ、メモリセルM211,M212,…と接続され� ��いる。

 また、メモリセルM211,M221,M231,…はプレー� ��線PL0に、メモリセルM212,M222,M232,…はプレー� ��線PL1に、メモリセルM213,M223,M233,…はプレー� ��線PL2に、それぞれ接続されている。

 アドレス入力回路309は、外部回路(図示せ ず)からアドレス信号を受け取り、このアド� �ス信号に基づいて行アドレス信号を行選択� �路/ドライバ303へ出力するとともに、列アド� ��ス信号を列選択回路304へ出力する。ここで� ��アドレス信号は、複数のメモリセルM211,M212, …のうちの選択される特定のメモリセルのア ドレスを示す信号である。また、行アドレス 信号は、アドレス信号に示されたアドレスの うちの行のアドレスを示す信号であり、列ア ドレス信号は、アドレス信号に示されたアド レスのうちの列のアドレスを示す信号である 。

 制御回路310は、情報の書き込みサイクル� ��おいては、データ入出力回路307に入力され� ��入力データDinに応じて、書き込み用電圧の� ��加を指示する書き込み信号を書き込み回路3 05へ出力する。他方、情報の読み出しサイク� ��において、制御回路310は、読み出し用電圧� ��印加を指示する読み出し信号を列選択回路3 04へ出力する。

 行選択回路/ドライバ303は、アドレス入力 回路309から出力された行アドレス信号を受け 取り、この行アドレス信号に応じて、複数の ワード線WL0,WL1,WL2,…のうちの何れかを選択し 、その選択されたワード線に対して、所定の 電圧を印加する。

 また、列選択回路304は、アドレス入力回� ��309から出力された列アドレス信号を受け取� ��、この列アドレス信号に応じて、複数のビ� ��ト線BL0,BL1,BL2,…のうちの何れかを選択し、� ��の選択されたビット線に対して、書き込み� ��電圧または読み出し用電圧を印加する。

 書き込み回路305は、制御回路310から出力� ��れた書き込み信号を受け取った場合、列選� ��回路304に対して選択されたビット線に対し� ��書き込み用電圧の印加を指示する信号を出� ��する。

 また、センスアンプ306は、情報の読み出� ��サイクルにおいて、読み出し対象となる選� ��ビット線に流れる電流量を検出し、データ� ��1」または「0」と判定する。その結果得ら� �た出力データDOは、データ入出力回路307を介 して、外部回路へ出力される。

 なお、1トランジスタ/1不揮発性記憶部の� ��成である第3の実施の形態の場合、第2の実� �の形態のクロスポイント型の構成と比べて� �憶容量は小さくなる。しかしながら、ダイ� �ードのような電流抑制素子が不要であるた� �、CMOSプロセスに容易に組み合わせることが� ��き、また、動作の制御も容易であるという� ��点がある。

 また、第2の実施の形態の場合と同様に、 本発明における抵抗変化層は低温で成膜する ことが可能であることから、本実施の形態で 示すような配線工程での積層化を行う場合で あっても、下層工程で形成されたトランジス タおよびシリサイドなどの配線材料に影響を 与えることがないという利点がある。

 さらに、第2の実施の形態の場合と同様に 、タンタル酸窒化物の成膜は、既存の半導体 製造プロセスに容易に組み入れることが可能 であるため、本実施の形態に係る不揮発性半 導体装置を容易に製造することができる。

 [不揮発性半導体装置の動作例]
 次に、情報を書き込む場合の書き込みサイ� ��ルおよび情報を読み出す場合の読み出しサ� ��クルにおける第3の実施の形態に係る不揮発 性半導体装置の動作例について、図12に示す� ��イミングチャートを参照しながら説明する� ��

 図12は、本発明の第3の実施の形態に係る� ��揮発性半導体装置の動作例を示すタイミン� ��チャートである。なお、ここでは、抵抗変� ��層が高抵抗状態の場合を情報「1」に、低抵 抗状態の場合を情報「0」にそれぞれ割り当� �たときの動作例を示す。また、説明の便宜� �、メモリセルM211およびM222について情報の書 き込みおよび読み出しをする場合のみについ て示す。

 図12において、VPは、抵抗変化素子の抵抗 変化に必要なパルス電圧を示しており、VTは� ��ランジスタの閾値電圧を示している。また� ��プレート線には、常時電圧VPが印加され、� �ット線も、非選択の場合は電圧VPにプリチャ ージされている。

 メモリセルM211に対する書き込みサイクル において、ワード線WL0にはパルス幅tPのパル� ��電圧2VP+トランジスタの閾値電圧VTよりも大� ��い電圧が印加され、トランジスタT11がON状� �となる。そして、そのタイミングに応じて� �ビット線BL0にはパルス電圧2VPが印加される� �これにより、メモリセルM211に情報「1」を書 き込む場合の書き込み用電圧が印加され、そ の結果、メモリセルM211の抵抗変化層が高抵� �化する。すなわち、メモリセルM211に情報「1 」が書き込まれたことになる。

 次に、メモリセルM222に対する書き込みサ イクルにおいて、ワード線WL1にはパルス幅tP� ��パルス電圧2VP+トランジスタの閾値電圧VTよ� ��も大きい電圧が印加され、トランジスタT22� ��ON状態となる。そのタイミングに応じて、� �ット線BL1には0Vの電圧が印加される。これに より、メモリセルM222に情報「0」を書き込む� ��合の書き込み用電圧が印加され、その結果� ��メモリセルM222の抵抗変化層が低抵抗化する 。すなわち、メモリセルM222に情報「0」が書� ��込まれたことになる。

 メモリセルM211に対する読み出しサイクル においては、トランジスタT11をON状態にする� ��めに所定の電圧がワード線WL0に印加され、� ��のタイミングに応じて、書き込みの際のパ� ��ス幅よりも振幅が小さいパルス電圧が、ビ� ��ト線BL0に印加される。これにより、高抵抗� ��されたメモリセルM211の抵抗変化層の抵抗値 に対応した電流が出力され、その出力電流値 を検出することにより、情報「1」が読み出� �れる。

 次に、メモリセルM222に対する読み出しサ イクルにおいて、先のメモリセルM211に対す� �読み出しサイクルと同様の電圧がワード線WL 1およびビット線BL1に印加される。これによ� �、低抵抗化されたメモリセルM222の抵抗変化� ��の抵抗値に対応した電流が出力され、その� ��力電流値を検出することにより、情報「0」 が読み出される。

 第2の実施の形態の場合と同様、本実施の 形態においても、高速パルスを用いて書き込 み動作を行うことができる。

 また、第2の実施の形態において説明した ように、本発明におけるタンタル酸窒化物を 含む抵抗変化層を用いた場合、インプリント 性の低い不揮発性記憶素子を実現することが でき、その結果、第3の実施の形態に係る不� �発性半導体装置においても、消去サイクル� �たはリセットサイクルなどのステップが不� �となる。したがって、書き込みの高速化を� �ることができるとともに、書き込み動作を� �純なステップで行うことが可能となる。

 なお、第2の実施の形態において説明した ように、本実施の形態においても、冗長救済 用メモリセルおよびエラー訂正用のパリティ ビット用のメモリセルを別途設けるような構 成としてもよく、その場合、それらのメモリ セルとして、本発明の不揮発性記憶素子を用 いることができる。

 (第4の実施の形態)
 第4の実施の形態に係る不揮発性半導体装置 は、プログラム機能を有する第1の実施の形� �に係る不揮発性記憶素子を備える不揮発性� �導体装置であって、所定の演算を実行する� �理回路を備えるものである。

 [不揮発性半導体装置の構成]
 図13は、本発明の第4の実施の形態に係る不� ��発性半導体装置の構成を示すブロック図で� ��る。

 図13に示すように、本実施の形態に係る� �揮発性半導体装置400は、半導体基板401上に� �CPU402と、外部回路との間でデータの入出力� �理を行う入出力回路403と、所定の演算を実� �する論理回路404と、アナログ信号を処理す� �アナログ回路405と、自己診断を行うためのBI ST(Built In Self Test)回路406と、SRAM407と、これ� ��BIST回路406およびSRAM407と接続され、特定の� �ドレス情報を格納するための救済アドレス� �納レジスタ408とを備えている。

 図14は、本発明の第4の実施の形態に係る� ��揮発性半導体装置が備える救済アドレス格� ��レジスタの構成を示すブロック図である。� ��た、図13は、同じく救済アドレス格納レジ� �タの構成を示す断面図である。

 図14および図15に示すように、救済アドレ ス格納レジスタ408は、第1の実施の形態に係� �不揮発性記憶素子に相当する不揮発性記憶� �子409と、その不揮発性記憶素子409に対して� �定のアドレス情報を書き込むための書き込� �回路410と、不揮発性記憶素子409に書き込ま� �ているアドレス情報を読み出すための読み� �し回路411と、ラッチ回路412とを備えている� �

 不揮発性記憶素子409は、書込み回路側410� ��の切替え部と読出し回路411側への切替え部� ��接続されており、抵抗変化層421を、上部電� ��422と下部電極423とで挟むようにして構成さ� ��ている。ここで、この不揮発性記憶素子409� ��、第1の実施の形態に係る不揮発性記憶素子 に相当する。

 なお、図15において、424はプラグ層を、42 5は金属配線層を、426はソース/ドレイン層を� ��れぞれ示している。

 本実施の形態では、2層配線で、第1配線� �第2配線との間に不揮発性記憶素子を設ける� ��成を示しているが、例えば、3層以上の多層 配線とした上で、任意の配線間へ不揮発性記 憶素子を配置したり、または、必要に応じて 複数の配線間に配置したりするようにしても よい。

 [不揮発性半導体装置の動作例]
 次に、上述したように構成される本実施の� ��態に係る不揮発性半導体装置の動作例につ� ��て説明する。

 以下、救済アドレス格納レジスタ408に対� ��てアドレス情報の書き込みを行う場合につ� ��て説明する。BIST回路406は、診断指示信号TST を受け取った場合、SRAM407のメモリブロック� �検査を実行する。

 なお、このメモリブロックの検査は、LSI� ��製造過程における検査の際、およびLSIが実� ��のシステムに搭載された場合における各種� ��診断実行の際などに行われる。

 メモリブロックの検査の結果、不良ビッ� ��が検出された場合、BIST回路406は、書き込み データ指示信号WDを救済アドレス格納レジス� ��408へ出力する。この書き込みデータ指示信� ��WDを受け取った救済アドレス格納レジスタ40 8は、対応する不良ビットのアドレス情報を� �済アドレス格納レジスタに格納する。

 このアドレス情報の格納は、そのアドレ� ��情報に応じて、該当するレジスタが備える� ��抗変化層の抵抗状態を高抵抗化または低抵� ��化することによって行われる。抵抗変化層� ��高抵抗化または低抵抗化は、第1の実施の形 態の場合と同様にして実現される。

 このようにして、救済アドレス格納レジ� ��タ408に対するアドレス情報の書き込みが行� ��れる。そして、SRAM407がアクセスされる場合 、それと同時に救済アドレス格納レジスタ408 に書き込まれているアドレス情報が読み出さ れる。このアドレス情報の読み出しは、第1� �実施の形態の場合と同様、抵抗変化層の抵� �状態に応じた出力電流値を検出することに� �り行われる。

 このようにして救済アドレス格納レジス� ��408から読み出されたアドレス情報と、アク� ��ス先のアドレス情報とが一致する場合、SRAM 407内に設けられている予備の冗長メモリセル にアクセスし、情報の読み取りまたは書き込 みが行われる。

 以上のようにして自己診断を行うことに� ��って、製造工程の検査において外部の高価� ��LSIテスタを用いる必要がなくなる。また、a t Speedテストが可能になるという利点もある� ��さらには、検査をする際のみではなく、経� ��変化した場合にも不良ビットの救済が可能� ��なるため、長期間に亘って高品質を保つこ� ��できるという利点もある。

 本実施の形態に係る不揮発性半導体装置� ��、製造工程における1回のみの情報の書き込 む場合と、製品出荷後に繰り返し情報を書き 換える場合との何れにも対応することができ る。

 [不揮発性半導体装置の製造方法]
 次に、上述したように構成される本実施の� ��態に係る不揮発性半導体装置の製造方法に� ��いて説明する。

 図16は、本発明の第4の実施の形態に係る� ��揮発性半導体装置の製造プロセスの主要な� ��れを示すフローチャートである。

 まず、半導体基板上にトランジスタを形� ��する(S101)。次に、第1ビアを形成し(S102)、そ の上に第1配線を形成する(S103)。

 そして、S103で形成された第1配線の上に� �抵抗変化層を形成する(S104)。この抵抗変化� �の形成は、第1の実施の形態において説明し� ��とおりに行われる。

 次に、抵抗変化層の上に第2ビアを形成し (S105)、さらに、第2配線を形成する(S106)。

 以上に示すように、本実施の形態の不揮� ��性半導体装置の製造方法は、COMSプロセスの 製造工程に、電極および抵抗変化層を形成す る工程が追加されたものである。したがって 、既存のCMOSプロセスを利用して容易に製造� �ることが可能となる。また、追加の工程も� �なく、しかも抵抗変化層の膜厚は比較的薄� �ため、プロセスの短縮化を図ることができ� �。

 また、第2の実施の形態の場合と同様に、 本発明における抵抗変化層は低温で成膜する ことが可能であることから、本実施の形態で 示すような配線工程での積層化を行う場合で あっても、下層工程で形成されたトランジス タおよびシリサイドなどの配線材料に影響を 与えることがないという利点がある。

 なお、電極部は1μm角以下で形成すること ができ、且つその他の回路もCMOSプロセスで� �成することが可能であるため、小型の不揮� �性スイッチ回路を容易に実現することがで� �る。

 本実施の形態のように、第1の実施の形態 におけるタンタル酸窒化物を含む抵抗変化層 を備えた不揮発性記憶素子を用いるのではな く、公知のフラッシュメモリの不揮発性記憶 素子を用いたり、または、公知のFeRAMメモリ� ��不揮発性記憶素子を用いたりすることによ� ��て、不揮発性半導体装置を実現することも� ��えられる。しかしながら、これらの場合、� ��別の専用プロセス工程および材料が必要と� ��り、COMSプロセスとの親和性に劣るという欠 点がある。そのため、コスト面で問題があり 、しかも製造工数が著しく増加するなど、現 実性に乏しいといえる。さらに、情報の書き 込みおよび読み出しが複雑であり、プログラ ム素子として扱うのが困難であるという問題 がある。

 また、CMOSプロセスと親和性が高い構成と しては、CMOS不揮発性メモリセルと称される� �COMSプロセスでゲート配線をフローティング� ��して等価的にフラッシュメモリセルと同様� ��動作を実現するものがある。しかし、この� ��成によると、素子部の面積が大きくなり、� ��かも動作の制御が複雑になるなどの問題が� ��じる。

 また、シリサイド溶断型などの電気フュ� ��ズ素子で構成する場合もCMOSプロセスと親和 性が高いと言えるが、この場合、情報の書き 換えが不可能である、また、素子部の面積が 大きくなるなどの問題が生じる。

 さらに、公知のレーザーで配線をトリミ� ��グすることも考えられるが、この場合では� ��製造工程のみに限定される、レーザートリ� ��ー装置の機械的精度に律速されることにな� ��ため、微細化することができない、または� ��最上層に配置しなければならないというレ� ��アウトの制約があるなどの問題が生じる。

 なお、本実施の形態では、第1の実施の形 態における不揮発性記憶素子をSRAMの救済ア� �レス格納レジスタとして用いたが、それ以� �にも、次のような適用例が考えられる。す� �わち、例えば、DRAM、ROM、または第2および第 3の実施の形態に係る不揮発性半導体装置の� �良ビットに対する救済アドレス格納レジス� �として、第1の実施の形態における不揮発性� ��憶素子を用いることが可能である。

 また、不良ロジック回路若しくは予備ロ� ��ック回路の切り替え用不揮発性スイッチに� ��用することもできる。その他にも、アナロ� ��回路の電圧調整およびタイミング調整用の� ��ジスタとして、製品完成後のROMの修正用の� ��ジスタとして、リコンフィギュアラブルロ� ��ックおよびFPGA用の不揮発性スイッチ素子と して、さらには、不揮発性レジスタとして用 いることも可能である。

 (その他の実施の形態)
 第4の実施の形態に係る不揮発性半導体装置 が、第2の実施の形態に係る不揮発性半導体� �置を備えるような構成、すなわち、第2の実� ��の形態に係るクロスポイント型の不揮発性� ��導体装置と第4の実施の形態に係るCPUなどを 有するLSIとを一つの半導体基板上に集積する ような構成を実現することができる。

 この場合、第2の実施の形態に係るクロス ポイント型の不揮発性半導体装置および第4� �実施の形態に係るCPUなどを有するLSIをそれ� �れ別の半導体基板上に形成しておき、その� �に一つのパッケージ内にモールドするよう� �構成であってもよい。

 また、第4の実施の形態に係る不揮発性半 導体装置が、第3の実施の形態に係る不揮発� �半導体装置を備えるような構成、すなわち� �第3の実施の形態に係る1トランジスタ/1不揮� ��性記憶部構成の不揮発性半導体装置と第4の 実施の形態に係るCPUなどを有するLSIとを一つ の半導体基板上に集積するような構成を実現 することもできる。

 この場合も、第3の実施の形態に係る1トラ� �ジスタ/1不揮発性記憶部構成の不揮発性半導 体装置および第4の実施の形態に係るCPUなど� �有するLSIをそれぞれ別の半導体基板上に形� �しておき、その後に一つのパッケージ内に� �ールドするような構成であってもよい。

 上記説明から、当業者にとっては、本発明� ��多くの改良や他の実施形態が明らかである� ��従って、上記説明は、例示としてのみ解釈� ��れるべきであり、本発明を実行する最良の� ��様を当業者に教示する目的で提供されたも� ��である。本発明の精神を逸脱することなく� ��その構造及び/又は機能の詳細を実質的に変 更できる。