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Title:
NONVOLATILE STORAGE DEVICE AND METHOD FOR MANUFACTURING THE SAME
Document Type and Number:
WIPO Patent Application WO/2009/069252
Kind Code:
A1
Abstract:
Disclosed is a nonvolatile storage device comprising a substrate (1); a first wiring (3); a first variable resistance element (5) and a lower electrode (6) of a first diode element, which are embedded in a first through hole (4); a second wiring (11) orthogonal to the first wiring (3) and composed of a plurality of layers, namely a semiconductor layer (7) of the first diode element, a conductive layer (8) and a semiconductor layer (10) of a second diode element, which are laminated in this order; a second variable resistance element (16) and an upper electrode (14) of the second diode element, which are embedded in a second through hole (13); and a third wiring (17). This nonvolatile storage device is characterized in that the conductive layer (8) of the second wiring (11) also serves as an upper electrode of the first diode element (9) and a lower electrode of the second diode element (15).

Inventors:
MIKAWA TAKUMI
TOMINAGA KENJI
SHIMAKAWA KAZUHIKO
AZUMA RYOTARO
Application Number:
PCT/JP2008/003214
Publication Date:
June 04, 2009
Filing Date:
November 06, 2008
Export Citation:
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Assignee:
PANASONIC CORP (JP)
MIKAWA TAKUMI
TOMINAGA KENJI
SHIMAKAWA KAZUHIKO
AZUMA RYOTARO
International Classes:
H01L27/10; H01L45/00; H01L49/00; H01L49/02
Domestic Patent References:
WO2007102341A12007-09-13
WO2004027877A12004-04-01
Foreign References:
JP2008118022A2008-05-22
JP2006514392A2006-04-27
JP2007027717A2007-02-01
JP2005307191A2005-11-04
JP2007214565A2007-08-23
JP2004031914A2004-01-29
JP2003068984A2003-03-07
JP2006140489A2006-06-01
US6879508B22005-04-12
JP2006312590A2006-11-16
Other References:
See also references of EP 2219221A4
Attorney, Agent or Firm:
PATENT CORPORATE BODY ARCO PATENT OFFICE (Bo-eki Bldg. 123-1,Higashimachi, Chuo-ku Kobe-shi, Hyogo 31, JP)
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Claims:
 基板と、
 前記基板上に形成された互いに平行に形成された複数の第1の配線と、
 前記基板及び前記第1の配線上に形成された第1の層間絶縁層と、
 前記第1の配線上の前記第1の層間絶縁層に形成された第1のメモリセルホールと、
 前記第1のメモリセルホールの内部に形成され、前記第1の配線に接続される第1の抵抗変化層と、
 前記第1のメモリセルホールの内部に形成され、前記第1の抵抗変化層上に形成される第1のダイオード素子の下部電極と、
 前記下部電極の上面を覆うとともに、前記第1の層間絶縁層上に形成され、前記第1の配線と直交し、かつ前記第1のダイオード素子の半導体層、導電層、第2のダイオード素子の半導体層をこの順に積層された複数層からなる互いに平行に形成された複数の第2の配線と、
 前記第2の配線及び前記前記第1の層間絶縁層上に形成された第2の層間絶縁層と、
 前記第2の配線上の前記第2の層間絶縁層を貫通して形成された第2のメモリセルホールと、
 前記第2のメモリセルホールの内部に形成され、前記第2の配線に接続される前記第2のダイオード素子の上部電極と、
 前記第2のメモリセルホールの内部に形成され、前記第2のダイオード素子の上部電極に接続される第2の抵抗変化層と、
 前記第2の抵抗変化層の上面を覆うとともに、前記第2の層間絶縁層上に形成され、前記第2の配線と直交し、かつ互いに平行に形成された、複数の第3の配線と
 を備えることを特徴とする不揮発性記憶装置。

 基板と、
 前記基板上に第1の方向に延びるように互いに平行に形成された複数の第1の配線と、
 前記基板および前記複数の第1の配線の上に形成された第1の層間絶縁層と、

 前記第1の層間絶縁層の上に、前記第1の層間絶縁層の厚み方向から見て前記第1の方向と交差する第2の方向に延びるように互いに平行に形成された複数の第2の配線と、
 前記第1の層間絶縁層および前記複数の第2の配線の上に形成された第2の層間絶縁層と、

 前記第2の層間絶縁層の上に、前記第2の層間絶縁層の厚み方向から見て前記第2の方向と交差する第3の方向に延びるように互いに平行に形成された複数の第3の配線と、を備え、

 前記第1の層間絶縁層には、前記第1の配線と前記第2の配線の立体交差点のそれぞれにおいて前記第1の層間絶縁層を貫通するように、複数の第1のスルーホールが形成され、
 前記第2の層間絶縁層には、前記第2の配線と前記第3の配線の立体交差点のそれぞれにおいて前記第2の層間絶縁層を貫通するように、複数の第2のスルーホールが形成され、
 前記第2の配線は第1の半導体層と導電層と第2の半導体層とがこの順に積層された構造を有し、

 さらに、

 第1の不揮発性記憶素子が、それぞれの前記第1のスルーホールの内部において前記第1の配線の上に第1の抵抗変化層と第1の電極層とがこの順に積層されることにより構成され、
 第2の不揮発性記憶素子が、それぞれの前記第2のスルーホールの内部において前記第2の配線の上に第2の電極層と第2の抵抗変化層とがこの順に積層されることにより構成される、不揮発性記憶装置。

 前記第1のスルーホールは、両端の開口部が前記第1の配線と前記第2の配線とで完全に覆われるように形成され、

 前記第2のスルーホールは、両端の開口部が前記第2の配線と前記第3の配線とで完全に覆われるように形成されている、請求項2に記載の不揮発性記憶装置。

 前記複数の第1の配線と前記第1の層間絶縁層と前記第1の不揮発性記憶素子と前記複数の第2の配線と前記第2の層間絶縁層と前記第1の不揮発性記憶素子とを有する構成単位が複数積層されてなる、請求項2に記載の不揮発性記憶装置。

 前記第2の配線の長手方向の長さは、前記第1の配線の長手方向の長さおよび前記第3の配線の長手方向の長さの少なくとも一方より短い、請求項2に記載の不揮発性記憶装置。

 前記第2の配線の厚みが、前記第1の配線の厚みおよび第3の配線の厚みの少なくとも一方より薄い、請求項2に記載の不揮発性記憶装置。

 前記第1の配線を構成する材料の電気抵抗率および前記第3の配線を構成する材料の電気抵抗率の少なくとも一方は、前記第2の配線を構成する材料の電気抵抗率より低い、請求項2に記載の不揮発性記憶装置。

 前記複数の第1の配線および前記複数の第3の配線がワード線機能を有し、
 前記複数の第2の配線がビット線機能を有し、

 前記構成単位のそれぞれに属する前記第2の配線のそれぞれが厚み方向から見て重なり合うように形成され、
 基板側から数えて偶数番目の前記構成単位に属する第2の配線のうち厚み方向から見て重なり合うものが互いに電気的に接続され、
 基板側から数えて奇数番目の前記構成単位に属する第2の配線のうち厚み方向から見て重なり合うものが互いに電気的に接続されている、

 請求項4に記載の不揮発性記憶装置。
 基板上に互いに平行に形成された複数の第1の配線を形成する工程と、
 前記基板及び第1の配線上に第1の層間絶縁層を形成する工程と、
 前記第1の配線上でかつ前記第1の層間絶縁層の所定の位置に第1のメモリセルホールを形成する工程と、

 前記第1のメモリセルホール中に第1の抵抗変化層を埋め込み形成する工程と、
 前記第1のメモリセルホール中の前記第1の抵抗変化層上に、第1のダイオード素子の下部電極をさらに埋め込み形成する工程と、
 前記下部電極の上面を覆うとともに、前記第1の層間絶縁層上に、前記第1の配線と直交し互いに平行に形成され、かつ前記第1のダイオード素子の半導体層、導電層、第2のダイオード素子の半導体層をこの順に積層された複数層からなる複数の第2の配線を形成する工程と、
 前記第2の配線及び前記第1の層間絶縁層上に第2の層間絶縁層を形成する工程と、
 前記第2の配線上でかつ前記第2の層間絶縁層の所定の位置に第2のメモリセルホールを形成する工程と、
 前記第2のメモリセルホール中に第2のダイオード素子の上部電極を埋め込み形成する工程と、
 前記第2のメモリセルホール中の前記上部電極上に、第2の抵抗変化層をさらに埋め込み形成する工程と、
 前記第2の抵抗変化層の上面を覆うとともに、前記第2の層間絶縁層上に、前記第2の配線と直交し互いに平行に形成された複数の第3の配線を形成する工程と
 を含むことを特徴とする不揮発性記憶装置の製造方法。

 基板上に第1の方向に延びるように互いに平行に複数の第1の配線を形成する工程と、
 前記基板および前記複数の第1の配線の上に第1の層間絶縁層を形成する工程と、

 それぞれの前記第1の配線の上に所定の間隔で並ぶように前記第1の層間絶縁膜を貫通する複数の第1のスルーホールを形成する工程と、
 前記第1のスルーホールの内部において前記第1の配線の上に第1の抵抗変化層と第1の電極層とをこの順に積層する工程と、

 前記第1の層間絶縁層の上に、前記第1の層間絶縁層の厚み方向から見て前記第1の方向と交差する第2の方向に延びるように互いに平行に、かつ、前記第1の電極層の上端面の全面を覆うように、第1の半導体層と導電層と第2の半導体層とがこの順に積層された構造を有する複数の第2の配線を形成する工程と、

 前記第1の層間絶縁層および前記複数の第2の配線の上に第2の層間絶縁層を形成する工程と、
 それぞれの前記第2の配線の上に所定の間隔で並びかつ前記第2の層間絶縁膜を貫通する複数の第2のスルーホールを形成する工程と、
 前記第2のスルーホールにおいて前記第2の配線の上に第2の抵抗変化層と第2の電極層とをこの順に積層する工程と、

 前記第2の層間絶縁層の上に、前記第2の層間絶縁層の厚み方向から見て前記第2の方向と交差する第3の方向に延びるように互いに平行に、かつ、前記第2の電極層の上端面の全面を覆うように、複数の第3の配線を形成する工程と、を有する、

 不揮発性記憶装置の製造方法。

 前記第1の配線を形成する工程は、前記第1の層間絶縁層に所望の溝を形成した後のCMP法を用いて前記溝の内部に配線材料を埋め込むダマシン工法によるものであり、
 前記第2の配線を形成する工程は、第1の半導体層と導電層と第2の半導体層とをこの順に積層した後マスクを用いてエッチングするものであり、

 前記第3の配線を形成する工程は、前記第2の層間絶縁層に所望の溝を形成した後のCMP法を用いて前記溝の内部に配線材料を埋め込むダマシン工法によるものである、請求項10に記載の不揮発性記憶装置。
Description:
不揮発性記憶装置およびその製 方法


 本発明は、抵抗変化層を用いたクロスポイ ト型の不揮発性記憶装置に関し、特にダイ ードを配線層に集積化した構成に関する。

 近年、電子機器におけるデジタル技術の 展に伴い、音楽、画像、情報等のデータを 存するために、大容量で、かつ不揮発性の 憶装置の開発が活発に行われている。例え 、フラッシュメモリに代表されるように不 発性記憶装置は既に多くの分野で用いられ いる。しかし、このフラッシュメモリは微 化限界が近づいているといわれ、ポストフ ッシュメモリとして、相変化メモリ(PCRAM)、 MRAM、FeRAMなど様々なメモリが開発されている 。その中に、電気的パルスの印加によって抵 抗値が変化し、その状態を保持し続ける材料 を用いたReRAMが、通常の半導体プロセスとの 合性を取りやすく、微細化に適するという で注目されている。

 例えば、微細化、大容量を目的としたク スポイント型のReRAMが示されている(例えば 特許文献1参照)。このReRAMは、基板の上にス トライプ状の下部電極が形成され、下部電極 を覆って全面にアクティブ層が形成されてい る。アクティブ層としては、電気的パルスに よって抵抗が可逆的に変化する抵抗変化層が 用いられる。アクティブ層の上には、下部電 極に直交してストライプ状の上部電極が形成 されている。このように、アクティブ層を挟 んで下部電極と上部電極が交差している領域 が記憶部になっており、下部電極と上部電極 はそれぞれワード線またはビット線のいずれ かとして機能する。このようなクロスポイン ト型構成とすることで、大容量化を実現でき るとしている。

 クロスポイント型のReRAMの場合には、ク スした交点に形成されている抵抗変化層の 抗値を読み取るときに、他の行や列の抵抗 化層の影響を避けるために抵抗変化層に対 て直列にダイオードを挿入することが行わ ている。

 例えば、相互並行した間隔をもって配列 れた2以上のビット線と、相互並行した間隔 をもって、上記ビット線と交差する方向に形 成された2以上のワード線と、ビット線およ ワード線の交差する位置であり、かつビッ 線上に形成された抵抗構造体と、この抵抗 造体およびワード線と接触するように抵抗 造体上に形成されたダイオード構造体とを えた基板と、この基板上に形成された下部 極と、下部電極上に形成された抵抗構造体 、抵抗構造体上に形成されたダイオード構 体と、ダイオード構造体上に形成された上 電極を備えたReRAMが開示されている(例えば 特許文献2参照)。

 このような構成とすることで、単位セル 造が1つのダイオード構造体と1つの抵抗構 体の連続積層構造とすることができ、アレ セル構造も簡単に実現することができると ている。

 また、配線を共用する例としては、クロス イント型構成のMRAMにおいて、ワード線を共 用して、その配線の上下に対称的にダイオー ド素子、MTJ素子を形成する構成が開示されて いる(例えば、特許文献3参照)。ここでは、配 線に白金、その上下にシリコンを配すること で、ショットキーダイオードを形成している 。

特開2003-68984号公報

特開2006-140489号公報

米国特許第6,879,508号明細書

 上記特許文献1には、クロスポイント構成 が示されているが、この例においてはダイオ ードを直列に接続することや、その具体的構 造については全く記載も示唆もされていない 。

 これに対して、特許文献2では、下部電極上 に抵抗構造体を形成し、さらにこの抵抗構造 体上にダイオード構造体を形成し、このダイ オード構造体上に上部電極を形成する構成が 示されており、このダイオード構造体はNiOや TiO 2 等からなるp型酸化物とn型酸化物とで形成す ことが示されている。しかしながら、この 許文献2に記載されているダイオード構造体 は抵抗構造体と同じ外形寸法で形成されてい るので、ダイオード構造体の電流容量を大き くすることが困難である。ダイオードの電流 容量が小さいと、書き込みに必要な電流を充 分流すことができなく、ReRAMの安定な作動を 害するという課題を有する。

 また、特許文献3では、配線を上下のメモ リセルで共用し、配線との上下界面でショッ トキーダイオードを形成する構成となってい るが、ショットキーダイオードは一方向にし か電流を流すことができない。極性の異なる 電圧により抵抗変化をする抵抗変化膜を素子 膜とするReRAMを用いる場合には、双方向に電 を流す必要がある。また、双方向に電流を すことができるMSMダイオードを使用した場 には、素子を構成する要素が増加し、製造 法が複雑となる課題を有しているが、この 許文献3には、その課題及び具体的構造につ いて全く記載も示唆もされていない。

 我々は本発明に先立ち、ダイオード素子 一部をクロスポイントの上層配線に組み込 ことで、ダイオード素子の実効的な面積を 抗素子の面積より拡大させるクロスポイン 構造を提案し(特願2006-312590号)、ダイオード 素子と抵抗変化層とを組み合わせたクロスポ イント型構成においても充分な電流容量を確 保でき、安定な作動が可能なReRAMを実現した

 しかし、この構造は、配線構造の一部に イオード素子を集積化してはいるものの、 抗変化膜の電極材料、ダイオードの電極材 、配線材料にそれぞれに適した導電性材料 用いる場合には、クロスポイントのメモリ ルの構成要素は依然多いことに変わりはな 。メモリセルの構成要素が多いと、製造方 が複雑になり、微細化が困難になるという 題がある。

 本発明は、このような新たな課題を解決 るもので、ダイオード素子と抵抗変化層と 組み合わせたクロスポイント型構成におい 充分な電流容量を確保でき、更に階層ビッ 線構造の特徴をいかして、偶数層の配線に 上下のメモリセルのダイオード素子の電極 共用する構成とすることで、製造方法が容 でかつ微細化に適した不揮発性記憶装置を 供することを目的とする。


 上記目的を達成するために本発明の不揮発 記憶装置は、基板と、前記基板上に形成さ た互いに平行に形成された複数の第1の配線 と、前記基板及び前記第1の配線上に形成さ た第1の層間絶縁層と、前記第1の配線上の前 記第1の層間絶縁層に形成された第1のメモリ ルホールと、前記第1のメモリセルホールの 内部に形成され、前記第1の配線に接続され 第1の抵抗変化層と、前記第1のメモリセルホ ールの内部に形成され、前記第1の抵抗変化 上に形成される第1のダイオード素子の下部 極と、前記下部電極の上面を覆うとともに 前記第1の層間絶縁層上に形成され、前記第 1の配線と直交し、かつ前記第1のダイオード 子の半導体層、導電層、第2のダイオード素 子の半導体層をこの順に積層された複数層か らなる互いに平行に形成された複数の第2の 線と、前記第2の配線及び前記前記第1の層間 絶縁層上に形成された第2の層間絶縁層と、 記第2の配線上の前記第2の層間絶縁層を貫通 して形成された第2のメモリセルホールと、 記第2のメモリセルホールの内部に形成され 前記第2の配線に接続される第2のダイオー 素子の上部電極と、前記第2のメモリセルホ ルの内部に形成され、前記第2のダイオード 素子の上部電極に接続される第2の抵抗変化 と、前記第2の抵抗変化層の上面を覆うとと に、前記第2の層間絶縁層上に形成され、前 記第2の配線と直交し、かつ互いに平行に形 された、複数の第3の配線とを備えることを 徴とする。

 また、本発明の不揮発性記憶装置は、基 と、前記基板上に第1の方向に延びるように 互いに平行に形成された複数の第1の配線と 前記基板および前記複数の第1の配線の上に 成された第1の層間絶縁層と、前記第1の層 絶縁層の上に、前記第1の層間絶縁層の厚み 向から見て前記第1の方向と交差する第2の 向に延びるように互いに平行に形成された 数の第2の配線と、前記第1の層間絶縁層およ び前記複数の第2の配線の上に形成された第2 層間絶縁層と、前記第2の層間絶縁層の上に 、前記第2の層間絶縁層の厚み方向から見て 記第2の方向と交差する第3の方向に延びるよ うに互いに平行に形成された複数の第3の配 と、を備え、前記第1の層間絶縁層には、前 第1の配線と前記第2の配線の立体交差点の れぞれにおいて前記第1の層間絶縁層を貫通 るように、複数の第1のスルーホールが形成 され、前記第2の層間絶縁層には、前記第2の 線と前記第3の配線の立体交差点のそれぞれ において前記第2の層間絶縁層を貫通するよ に、複数の第2のスルーホールが形成され、 記第2の配線は第1の半導体層と導電層と第2 半導体層とがこの順に積層された構造を有 、さらに、第1の不揮発性記憶素子が、それ ぞれの前記第1のスルーホールの内部におい 前記第1の配線の上に第1の抵抗変化層と第1 電極層とがこの順に積層されることにより 成され、第2の不揮発性記憶素子が、それぞ の前記第2のスルーホールの内部において前 記第2の配線の上に第2の電極層と第2の抵抗変 化層とがこの順に積層されることにより構成 される。

 このような構成では、第2の配線の導電層 は、第1のダイオード素子の上部電極と第2の イオード素子の下部電極と本来の配線層の 電層という3つの機能を果たすことが可能に なる。従来であれば、第1のダイオード素子 上部電極及び下部電極、第2のダイオード素 の上部電極及び下部電極の計4電極が必要と されるところを、本構造では、抵抗変化素子 の電極をダイオード素子の電極に利用(兼用) るものを除けば、配線層の1電極に集約でき る。よって、プロセスステップ数を減じてプ ロセスコストを低減することができる。

 また、第1のダイオード素子の半導体層と 導電層との接触面は、第1のダイオード素子 面積を規定する下部電極よりも大きく、第2 ダイオード素子の半導体層と導電層との接 面も、第2のダイオード素子の面積を規定す る上部電極よりも大きくなる。即ち、半導体 層と導電層との界面では、各電極で規定され る領域の外側にも電流が流れるので、各ダイ オード素子の電流容量を向上することができ る。よって、ダイオード素子と抵抗変化層と を組み合わせたクロスポイント型構成におい て充分な電流容量を確保できるとともに、上 下のメモリセルのダイオード素子の電極を共 用する構成とすることで、製造方法が容易で かつ微細化を可能にする不揮発性記憶装置を 実現できる。

 上記不揮発性記憶装置において、前記第1 のスルーホールは、両端の開口部が前記第1 配線と前記第2の配線とで完全に覆われるよ に形成され、前記第2のスルーホールは、両 端の開口部が前記第2の配線と前記第3の配線 で完全に覆われるように形成されていても い。

 上記不揮発性記憶装置において、前記複 の第1の配線と前記第1の層間絶縁層と前記 1の不揮発性記憶素子と前記複数の第2の配線 と前記第2の層間絶縁層と前記第1の不揮発性 憶素子とを有する構成単位が複数積層され なってもよい。

 このような構成では、例えば、4層のクロ スポイントメモリ構造では、ダイオード機能 を有する配線層は2層に集約でき、8層のクロ ポイントメモリ構造では、ダイオード機能 有する配線層は4層に集約できる。即ち、多 層構造において、ダイオード機能を有する配 線層を約半分に集約できる。つまり、残りの 配線は通常のLSIプロセスで使用される配線層 を配することができる。よって、ダイオード 素子と抵抗変化層とを組み合わせたクロスポ イント型構成において充分な電流容量を確保 できるとともに、プロセスが複雑、高コスト になることなく、大容量の不揮発性記憶装置 を実現できる。

 上記不揮発性記憶装置において、前記第2 の配線の長手方向の長さは、前記第1の配線 長手方向の長さおよび前記第3の配線の長手 向の長さの少なくとも一方より短くてもよ 。

 このような構成では、抵抗率が高い材料 あってもダイオード機能に適した電極材料 自由に選択することができる。第2の配線を 短くすることで、クロスポイントメモリを駆 動するための回路とメモリセルとの間の配線 における信号の遅延や、配線抵抗によるメモ リセルへの印加電圧の不足を防止することが できる。

 上記不揮発性記憶装置において、前記第2 の配線の厚みが、前記第1の配線の厚みおよ 第3の配線の厚みの少なくとも一方より薄く もよい。

 このような構成では、加工・研磨をする とが困難な材料であってもダイオード機能 適した電極材料を自由に選択することがで る。また、第2の配線の膜厚を薄くすること で、加工や研磨によるパターニングが容易に なり、メモリセルをより微細化することが可 能になる。

 上記不揮発性記憶装置において、前記第1 の配線を構成する材料の電気抵抗率および前 記第3の配線を構成する材料の電気抵抗率の なくとも一方は、前記第2の配線を構成する 料の電気抵抗率より低くてもよい。

 このような構成では、ダイオード機能を する配線層は第2の配線に集約できるので、 残りの第1及び第3の配線は、ダイオードの電 であるという制約に縛られることなく、よ 低抵抗な導電率を有する配線層を使用する とができる。これにより、クロスポイント モリを駆動するための回路とメモリセルと 間の配線における信号の遅延、配線抵抗に るメモリセルへの印加電圧の不足を防止す だけでなく、メモリの高速動作を実現する とができる。

 上記構成単位が積層された不揮発性記憶 置において、前記複数の第1の配線および前 記複数の第3の配線がワード線機能(メモリセ を活性化し、読み出し、書き込みを可能な 態にするワード線にデコーダーが接続され デコーダーによりワード線が選択されると( 電圧が印加されると)、ワード線に接続され メモリセルが活性化される)を有し、前記複 の第2の配線がビット線機能(メモリセルと 間でデータの書き込み、読み出しを行うた のビット線にセンスアンプが接続され、セ スアンプにてビット線電位が増幅され、デ タル信号として処理される)を有し、前記構 単位のそれぞれに属する前記第2の配線のそ れぞれが厚み方向から見て重なり合うように 形成され、基板側から数えて偶数番目の前記 構成単位に属する第2の配線のうち厚み方向 ら見て重なり合うものが互いに電気的に接 され、基板側から数えて奇数番目の前記構 単位に属する第2の配線のうち厚み方向から て重なり合うものが互いに電気的に接続さ てもよい。

 このような構成では、メモリセルが、X方 向に延び複数の層に形成されたビット線と、 Y方向に延びビット線間の各層に形成された ード線との交点位置に、形成されている。 して、Z方向(厚み方向)に揃ったビット線群 に、ワード線が共通の複数の基本アレイ面 、Y方向に並んで配置されている。すなわち いわゆる多層クロスポイント構造が実現さ ている。そして、各基本アレイ面において 積層構造のうちの偶数層のビット線および 数層のビット線がそれぞれ共通に接続され おり、共通に接続された偶数層及び奇数層 ビット線は、選択スイッチ素子を付加する とで、これに接続されるグローバルビット との電気的な接続/非接続を切替制御される 。すなわち、階層ビット線方式を実現してい る。これにより、レイアウト面積の増大を極 力招くことなく、アレイサイズを小さくする ことができる。

 また、本発明の不揮発性記憶装置の製造 法は、基板上に互いに平行に形成された複 の第1の配線を形成する工程と、前記基板及 び第1の配線上に第1の層間絶縁層を形成する 程と、前記第1の配線上でかつ前記第1の層 絶縁層の所定の位置に第1のメモリセルホー を形成する工程と、前記第1のメモリセルホ ール中に第1の抵抗変化層を埋め込み形成す 工程と、前記第1のメモリセルホール中の前 第1の抵抗変化層上に、第1のダイオード素 の下部電極をさらに埋め込み形成する工程 、前記下部電極の上面を覆うとともに、前 第1の層間絶縁層上に、前記第1の配線と直交 し互いに平行に形成され、かつ前記第1のダ オード素子の半導体層、導電層、第2のダイ ード素子の半導体層をこの順に積層された 数層からなる複数の第2の配線を形成する工 程と、前記第2の配線及び前記第1の層間絶縁 上に第2の層間絶縁層を形成する工程と、前 記第2の配線上でかつ前記第2の層間絶縁層の 定の位置に第2のメモリセルホールを形成す る工程と、前記第2のメモリセルホール中に 2のダイオード素子の上部電極を埋め込み形 する工程と、前記第2のメモリセルホール中 の前記上部電極上に、第2の抵抗変化層をさ に埋め込み形成する工程と、前記第2の抵抗 化層の上面を覆うとともに、前記第2の層間 絶縁層上に、前記第2の配線と直交し互いに 行に形成された複数の第3の配線を形成する 程とを含むことを特徴とする。

 また、本発明の不揮発性記憶装置の製造 法は、基板上に第1の方向に延びるように互 いに平行に複数の第1の配線を形成する工程 、前記基板および前記複数の第1の配線の上 第1の層間絶縁層を形成する工程と、それぞ れの前記第1の配線の上に所定の間隔で並ぶ うに前記第1の層間絶縁膜を貫通する複数の 1のスルーホールを形成する工程と、前記第 1のスルーホールの内部において前記第1の配 の上に第1の抵抗変化層と第1の電極層とを の順に積層する工程と、前記第1の層間絶縁 の上に、前記第1の層間絶縁層の厚み方向か ら見て前記第1の方向と交差する第2の方向に びるように互いに平行に、かつ、前記第1の 電極層の上端面の全面を覆うように、第1の 導体層と導電層と第2の半導体層とがこの順 積層された構造を有する複数の第2の配線を 形成する工程と、前記第1の層間絶縁層およ 前記複数の第2の配線の上に第2の層間絶縁層 を形成する工程と、それぞれの前記第2の配 の上に所定の間隔で並びかつ前記第2の層間 縁膜を貫通する複数の第2のスルーホールを 形成する工程と、前記第2のスルーホールに いて前記第2の配線の上に第2の抵抗変化層と 第2の電極層とをこの順に積層する工程と、 記第2の層間絶縁層の上に、前記第2の層間絶 縁層の厚み方向から見て前記第2の方向と交 する第3の方向に延びるように互いに平行に かつ、前記第2の電極層の上端面の全面を覆 うように、複数の第3の配線を形成する工程 、を有する。

 このような製造方法では、第1のダイオー ド素子の半導体層と、第1のダイオード素子 上部電極と第2のダイオード素子の下部電極 本来の配線層の導電層との機能を有する導 層と、第2のダイオード素子の半導体層と、 を一括して形成することができる。以上の製 造方法により、ダイオード素子と抵抗変化層 とを組み合わせたクロスポイント型構成にお いて充分な電流容量を確保できるとともに、 上下のメモリセルのダイオード素子の電極を 共用する構成とすることで、微細化に適した 不揮発性記憶装置を実現できる。

 上記製造方法において、前記第1の配線を 形成する工程は、前記第1の層間絶縁層に所 の溝を形成した後のCMP法を用いて前記溝の 部に配線材料を埋め込むダマシン工法によ ものであり、前記第2の配線を形成する工程 、第1の半導体層と導電層と第2の半導体層 をこの順に積層した後マスクを用いてエッ ングするものであり、前記第3の配線を形成 る工程は、前記第2の層間絶縁層に所望の溝 を形成した後のCMP法を用いて前記溝の内部に 配線材料を埋め込むダマシン工法によるもの であってもよい。

 このような製造方法では、ダイオード機 を有する積層構造からなる第2の配線は積層 構造を加工するのに適したエッチングにて形 成することができる。また、低導電率の配線 材料を形成することが好ましい第1の配線及 第3の配線については、通常の微細化に対応 たLSIプロセスの配線で使用されるダマシン 法により形成することができる。即ち、目 に応じた製造方法を選択することで、微細 に適した不揮発性記憶装置を実現できる。

 本発明の上記目的、他の目的、特徴、及 利点は、添付図面参照の下、以下の好適な 施態様の詳細な説明から明らかにされる。


 本発明は、上記構成を採用することにより ダイオード素子と抵抗変化層とを組み合わ たクロスポイント型構成において充分な電 容量を確保することができる。また、階層 ット線構造の特徴をいかして、積層構造の 数層の配線に、上下のメモリセルのダイオ ド素子の電極を共用する構成とすることで 製造方法が容易でかつ微細化に適した不揮 性記憶装置を実現できるという大きな効果 奏する。

図1は、本発明の第1実施形態に係る2層 造のクロスポイントメモリの構造断面図で る。 図2は、本発明の第1実施形態に係る2層 造のクロスポイントメモリの平面図である 図3は、本発明の第2実施形態に係る4層 造のクロスポイントメモリの構造断面図で る。 図4は、本発明の第3実施形態に係る階 ビット線構造の8層クロスポイントメモリの 造断面図である。 図5は、本発明の第1実施形態の2層構造 クロスポイントメモリの第1の製造方法を説 明する工程断面図であり、図5(a)は基板上に 1の配線を形成する工程を示す図、図5(b)は第 1の層間絶縁層を形成する工程を示す図、図5( c)は第1の層間絶縁層に複数の第1のスルーホ ルを形成する工程を示す図、図5(d)はそれぞ の第1のスルーホール内に第1の抵抗変化層 埋め込み形成する工程を示す図、図5(e)はそ ぞれの第1のスルーホール内に第1の電極層 埋め込み形成する工程を示す図、図5(f)は第2 の配線を形成する工程を示す図である。 図6は、本発明の第1実施形態の2層構造 クロスポイントメモリの第1の製造方法を説 明する工程断面図であり、図6(a)は第2の層間 縁層を形成する工程を示す図、図6(b)は第2 スルーホールを形成する工程を示す図、図6( c)はそれぞれの第2のスルーホール内に第2の 極層を埋め込み形成する工程を示す図、図6( d)はそれぞれの第2のスルーホール内に第2の 抗変化層を埋め込み形成する工程を示す図 ある。 図7は、本発明の第1実施形態の2層構造 クロスポイントメモリの第1の製造方法を説 明する工程断面図であり、図7(a)は第1の引き しコンタクトプラグを形成する工程を示す 、図7(b)は第3の配線と第1の引き出し配線と 形成する工程を示す図である。 図8は、本発明の第1実施形態の2層構造 クロスポイントメモリの第2の製造方法を説 明する工程断面図であり、図8(a)は基板上に 1の層間絶縁層と溝を形成する工程を示す図 図8(b)はダマシンプロセスにより第1の配線 形成する工程を示す図、図8(c)は第1の層間絶 縁層を形成する工程を示す図、図8(d)は第1の 間絶縁層に複数の第1のスルーホールを形成 する工程を示す図、図8(e)はそれぞれの第1の ルーホール内に第1の抵抗変化層を埋め込み 形成する工程を示す図、図8(f)はそれぞれの 1のスルーホール内に第1の電極層を埋め込み 形成する工程を示す図である。 図9は、本発明の第1実施形態の2層構造 クロスポイントメモリの第2の製造方法を説 明する工程断面図であり、図9(a)は第2の配線 形成する工程を示す図、図9(b)は第2の層間 縁層を形成する工程を示す図、図9(c)は第2の スルーホールを形成する工程を示す図、図9(d )はそれぞれの第2のスルーホール内に第2の電 極層を埋め込み形成する工程を示す図である 。 図10は、本発明の第1実施形態の2層構 のクロスポイントメモリの第2の製造方法を 明する工程断面図であり、図10(a)はそれぞ の第2のスルーホール内に第2の抵抗変化層を 埋め込み形成する工程を示す図、図10(b)は第3 の層間絶縁層を形成した後に第1の引き出し ンタクトプラグを埋め込み形成するための 口部を形成する工程を示す図、図10(c)は第3 配線および第1の引き出し配線を埋め込み形 するための溝を形成する工程を示す図、図1 0(d)はダマシンプロセスにより第3の配線およ 第1の引き出しコンタクトプラグおよび第1 引き出し配線を形成する工程を示す図であ 。

符号の説明


 1  基板
 2  第1の層間絶縁層
 2A  第1の層間絶縁層(下層側)
 2B  第1の層間絶縁層(上層側)
 3  第1の配線
 3A  第1の配線を埋め込み形成するための溝
 4  第1のスルーホール
 5  第1の抵抗変化層
 6  第1の電極層
 7  第1の半導体層
 8  導電層
 9  第1のダイオード素子(MSMダイオード)
 10  第2の半導体層
 11  第2の配線
 12  第2の層間絶縁層
 13  第2のスルーホール
 14  第2の電極層
 15  第2のダイオード素子(MSMダイオード)
 16  第2の抵抗変化層
 17  第3の配線
 17A  第3の配線を埋め込み形成するための
 18  第1の引き出しコンタクトプラグ
 18A  第1の引き出しコンタクトプラグを埋 込み形成するための開口部
 19  第1の引き出し配線
 19A  第1の引き出し配線を埋め込み形成す ための溝
 20  第3の層間絶縁層
 20A  第3の層間絶縁層(下層側)
 21  第3のスルーホール
 22  第3の抵抗変化層
 23  第3の電極層
 24  第3の半導体層
 25  導電層
 26  第3のダイオード素子(MSMダイオード)
 27  第4の半導体層
 28  第4の配線
 29  第4の層間絶縁層
 30  第4のスルーホール
 31  第4の電極層
 32  第4のダイオード素子(MSMダイオード)
 33  第4の抵抗変化層
 34  第5の配線
 35  第2の引き出しコンタクトプラグ
 36  第2の引き出し配線
 37  第6の配線
 38  第7の配線
 39  第8の配線
 40  第9の配線
 41  選択スイッチ
 42  選択スイッチ
 43  グローバルビット線


 以下、本発明の実施の形態について、図面 参照しながら説明する。なお、同じ要素に いては同じ符号を付しており、説明を省略 る場合がある。また、記憶部等の形状につ ては模式的なものであり、その個数等につ ても図示しやすい個数としている。

 (第1実施形態)
 図1は、本発明の第1実施形態に係る2層構造 クロスポイント型の不揮発性記憶装置の概 構成の一例を示す側方断面図である。本実 の形態の不揮発性記憶装置は、基板1と、こ の基板1上に形成されたストライプ形状の第1 配線3と、第1の配線3を被覆して基板1上に形 成された第1の層間絶縁層2と、第1の層間絶縁 層2上に第1の配線3と直交するように形成され たストライプ形状の第2の配線11と、第2の配 11を被覆して第1の層間絶縁層3上に形成され 第2の層間絶縁層12と、第2の層間絶縁層12上 形成されたストライプ形状の第3の配線17と 備えている。

 より詳細には、本実施の形態の不揮発性 憶装置は、基板1と、基板1の上に基板1の主 と平行な第1の平面をなし、かつそれぞれが 第1の方向に延びるように互いに平行に形成 れた複数の第1の配線3と、基板1と複数の第1 配線3との上に(これらを被覆するように)か 上面が基板1の主面と平行になるように形成 された第1の層間絶縁層2と、第1の層間絶縁層 2の上に第1の平面と平行な第2の平面をなし、 かつそれぞれが第1の層間絶縁層2の厚み方向 ら見て第1の方向と交差する(図1の例では直 する)第2の方向に延びるように互いに平行 形成された複数の第2の配線11と、第1の層間 縁層2と複数の第2の配線11の上に(これらを 覆するように)かつ上面が基板1の主面と平行 になるように形成された第2の層間絶縁層12と 、第2の層間絶縁層12の上に第2の平面と平行 第3の平面をなし、かつそれぞれが第2の層間 絶縁層12の厚み方向(第1の層間絶縁層2の厚み 向と同じ)から見て第2の方向と交差する(図1 の例では直交する)第3の方向に延びるように いに平行に形成された複数の第3の配線17と 備えている。第1の配線3と第2の配線11とは いに立体交差し、第2の配線11と第3の配線17 は互いに立体交差する。

 第2の配線11は、第1の半導体層7(第1のダイ オード素子の半導体層)と導電層8と第2の半導 体層10(第2のダイオード素子の半導体層)とが の順に積層されてなる。第1の半導体層7と 電層8と第2の半導体層とは、厚み方向(積層 る方向、以下同様)から見るといずれも同一 形状を有する。第1の半導体層7は、複数の 1のスルーホール4を接続するように構成され る。第2の半導体層10は、複数の第2のスルー ール13を接続するように構成される。

 第1の配線3と第2の配線11が立体交差する領 (立体交差点)には、第1の層間絶縁層2を貫通 るように第1のスルーホール4(メモリセルホ ル)が形成されている。この第1のスルーホ ル4中には第1の配線3が露出しており、その に第1の抵抗変化層5と第1の電極層6(第1のダ オード素子9の下部電極)とがこの順に積層す るように充填されている。かかる構成により 、第1の抵抗変化層5と第1の電極層6とは、第1 配線3と第2の配線11とを電気的に接続する。 図1の例では、第1の配線3と第1の抵抗変化層5 は物理的に(直接的に)接するように形成さ 、第1の抵抗変化層5と第1の電極層6とは物理 に(直接的に)接するように形成され、第1の 極層6と第2の配線11(第1の半導体層7)とは物 的に(直接的に)接するように形成されている 。

 第2の配線11と第3の配線17が立体交差する領 (立体交差点)には、第2の層間絶縁層12を貫 するように第2のスルーホール13(メモリセル ール)が形成されている。この第2のスルー ール13中には第2の配線11が露出しており、そ の上に第2の電極層14(第2のダイオード素子15 上部電極)と第2の抵抗変化層16とがこの順に 層するように充填されている。かかる構成 より、第2の電極層14と第1の抵抗変化層16と 、第2の配線11と第3の配線17とを電気的に接 する。図1の例では、第2の配線11(第2の半導 層10)と第2の電極層14とは物理的に(直接的に )接するように形成され、第2の電極層14と第2 抵抗変化層16とは物理的に(直接的に)接する ように形成され、第2の抵抗変化層16と第3の 線17とは物理的に(直接的に)接するように形 されている。

 それぞれの第1のスルーホール4について その第1のスルーホール4の下部開口の全面を 覆う第1の配線3のうち厚み方向から見てその 1のスルーホール4の下部開口と略一致する 域と、その第1のスルーホール4中に埋め込み 形成された第1の抵抗変化層5および第1の電極 層6とで、第1の抵抗変化素子が構成されてい 。すなわち、第1の抵抗変化素子において、 第1の抵抗変化層5は第1の配線3と第1の電極層6 とで挟持されている。

 それぞれの第2のスルーホール13について その第2のスルーホール13中に埋め込み形成 れた第2の電極層14および第2の抵抗変化層16 、その第2のスルーホール13の上部開口の全 を覆う第3の配線17のうち厚み方向から見て の第2のスルーホール13の上部開口と略一致 る領域とで、第2の抵抗変化素子が構成され ている。すなわち、第2の抵抗変化素子にお て、第2の抵抗変化層16は第2の電極層14と第3 配線17とで挟持されている。

 第1の抵抗変化素子と第2の抵抗変化素子 は、両側の電極(電極層と配線)に所定の電流 または電圧を印加することにより、電極間の 抵抗値が変化するという特性を有する。この 抵抗値は、電流または電圧の印加を停止して も保持される。かかる特性により、第1の抵 変化素子と第2の抵抗変化素子とは、デジタ データを保存するための不揮発性記憶素子 して利用できる。

 それぞれの第1のスルーホール4に対応し 、その第1のスルーホール4中に形成された第 1の電極層6と、その第1のスルーホール4の上 開口の全面を覆う第1の半導体層7のうち厚み 方向から見てその第1のスルーホール4の上部 口と略一致する領域と、その第1のスルーホ ール4の上部開口の全面を覆う第2の配線11に まれる導電層8のうち厚み方向から見てその 1のスルーホール4の上部開口と略一致する 域とで、第1のダイオード素子9(MSMダイオー )が構成されている。すなわち、第1のダイオ ード素子9において、第1の半導体層7は第1の 極層6と導電層8とで挟持されている。

 それぞれの第2のスルーホール13に対応し 、その第2のスルーホール13の下部開口の全 を覆う第2の配線11に含まれる導電層8のうち 厚み方向から見てその第2のスルーホール13の 上部開口と略一致する領域と、その第2のス ーホール13の下部開口の全面を覆う第2の半 体層10のうち厚み方向から見てその第2のス ーホール13の下部開口と略一致する領域と、 その第2のスルーホール13中に形成された第2 電極層14とで、第2のダイオード素子15(MSMダ オード)が構成されている。すなわち、第2の ダイオード素子15において、第2の半導体層10 導電層8と第2の電極層14とで挟持されている 。

 導電層8は、第1のダイオード素子9の上部 極と、第2のダイオード素子10の下部電極と 第2の配線11の導電層という3つの役割を果た している。第1のダイオード素子9と第2のダイ オード素子15は第2の配線11の上下両側に対称 形成されている。第2の配線11は第2の層間絶 縁層12を貫通して形成された第1の引き出しコ ンタクトプラグ18を介して、第1の引き出し配 線19に接続されている。すなわち、第2の配線 11の導電層8と、第1の引き出し配線19とが、第 2の層間絶縁層12と第2の半導体層10とを貫通す る第1の引き出しコンタクトプラグ18を介して 、電気的に接続されている。

 ダイオード素子により、隣接するメモリ ル(1個の抵抗変化素子と1個のダイオード素 からなる)を通過するリーク電流(クロスリ ク)を抑制できる。さらにショットキーダイ ードは、多数キャリアが支配的であるので メモリセルの電流容量を大きくでき、かつ 速動作を行うことができる。また、第1の抵 抗変化素子及び第2の抵抗変化素子は第2の配 11に対し、上下に対称に形成することが好 しい。第2の配線が上下のメモリセルのビッ 線として兼用されるからである。

 ここでいうダイオード素子とは、いわゆ 一般的なダイオード素子(一方向の極性の電 圧に対して非線形な電流特性を示すが、反対 極性の電圧に対しては実質的に電流を流さな いという特性を有する素子)や双方向型の電 制限素子(正負いずれの電圧に対しても非線 な電流特性を示す素子、双方向ダイオード) を含む。非線形な電流特性とは、電圧の絶対 値が低い領域(低電圧域)では抵抗値が大きく 電圧の絶対値が高い領域(高電圧域)では抵 値が小さいことを言う。

 ここで、第1のダイオード素子9及び第2の イオード素子15においては、電極材料(導電 8および/または第1の電極層6および/または 2の電極層10の材料)として、タンタル、窒化 ンタル、チタン、窒化チタン、アルミニウ 、タングステン、白金、銅あるいはこれら 組み合わせを用い、第1の半導体層7、第2の 導体層10の材料として、シリコン、窒化シ コン、炭化シリコンを用いることができる

 このようなMSMダイオードの構成の場合に 、抵抗変化層が正負の電圧を印加すること より抵抗変化する、いわゆるバイポーラ型( 両極性駆動型)の抵抗変化層であっても、双 向に大きな電流容量を有し、かつ特性ばら きの小さなダイオード素子が容易に得るこ ができる。

 また、第1の層間絶縁層2及び第2の層間絶縁 12は、絶縁性の酸化物材料を用いて構成す ことができる。具体的には、CVD法による酸 シリコン(SiO)やオゾン(O 3 )とテトラエトキシシラン(TEOS)を用いてCVD法 より形成したTEOS-SiO膜あるいはシリコン窒化 (SiN)膜を用いることができる。さらに、低誘 率材料であるシリコン炭窒化(SiCN)膜やシリ ン炭酸化(SiOC)膜あるいはシリコンフッ素酸 (SiOF)膜等を用いてもよい。第1の層間絶縁層 2及び第2の層間絶縁層12の膜厚は100~500nm程度 膜厚が好ましい。配線間絶縁層が薄くなる 配線間リーク電流が増加し、配線間絶縁層 厚くなると第1のスルーホール4や第2のスル ホール13が深くなり、加工するのが困難にな るからである。

 また、第1の抵抗変化層5、第2の抵抗変化層1 6は、鉄を含む酸化物(例えば四酸化三鉄[Fe 3 O 4 ])、酸化チタン、酸化タンタル、酸化バナジ ム、酸化コバルト、酸化ニッケル、酸化亜 、ニオブ酸化膜等の遷移金属酸化物を用い スパッタリング法等で形成してもよい。こ ような遷移金属酸化物材料は、閾値以上の 圧または電流が印加されたときに特定の抵 値の変化を示し、変化した後の抵抗値は新 に一定の大きさのパルス電圧またはパルス 流が印加されるまでは、その抵抗値を維持 つづける。なお、本実施形態は抵抗変化層 スルーホール内に充填されているが、例え スルーホールの底部や側壁にのみ形成され いる形態でもかまわない。

 また、第1の引き出しコンタクトプラグ18 タングステンあるいは銅で構成しうる。も くは第1の引き出しコンタクトプラグ18を2層 構造とし、上層をタングステンあるいは銅で 構成し、下層をチタン、窒化チタン、タンタ ル、窒化タンタルあるいはこれらの組み合わ せからなる材料で構成してもよい。これによ りコンタクト抵抗の低い引き出しコンタクト が実現できる。第1の引き出しコンタクトプ グ18は、半導体層10を貫通して、第2の配線の 導電層8に物理的に(直接的に)接するように形 成されている。ショットキー接合を形成しや すい第2の抵抗変化層8を除去し、金属-金属の 接合とすることで、オーミックなコンタクト を形成し、コンタクト不良を防止するためで ある。

 図2は、本発明の第1実施形態に係る2層構 のクロスポイントメモリの平面図である。 2は、第2の層間絶縁層12と第3の配線17との上 に絶縁膜を被覆し、その一部を除去した態様 を想定して描かれている。

 図2に示すように、厚み方向(基板1の上方) から見て、第1の配線3と第2の配線11とは第1の スルーホール4の開口を完全に覆いかつ第1の ルーホール4の開口より大きい(該開口から み出す)。同様に、第2の配線11と第3の配線15 は第2のスルーホール13の開口を完全に覆い つ第2のスルーホール13の開口より大きい(該 開口からはみ出す)。より詳細には、以下の りである。

 第1の配線3は、その幅(図2における左右の 幅:第1の配線3の長手方向を前後方向としたと きの横幅)が第1のスルーホール4の下部開口の 幅(図2における左右の幅:第1の配線3の長手方 を前後方向としたときの横幅)よりも大きい 。このため、第1の配線3は、第1のスルーホー ル4の下部開口を完全に覆い、かつその下部 口の外側にはみ出している。

 第2の配線11(第1の半導体層7)はその幅(図2 おける上下の幅:第2の配線11の長手方向を前 後方向としたときの横幅)が第1のスルーホー 4の上部開口の幅(図2における上下の幅:第2 配線11の長手方向を前後方向としたときの横 幅)よりも大きい。このため、第2の配線11(第1 の半導体層7)は、第1のスルーホール4の上部 口を完全に覆い、かつその上部開口の外側 はみ出している。かかる構成により、第1の イオード素子9の下部電極面積が最大限確保 され、電流容量を向上させることができる。

 第2の配線11(第2の半導体層10)はその幅(図2 における上下の幅:第2の配線11の長手方向を 後方向としたときの横幅)が第2のスルーホー ル13の下部開口の幅(図2における上下の幅:第2 の配線11の長手方向を前後方向としたときの 幅)よりも大きい。このため、第2の配線11( 2の半導体層10)は、第2のスルーホール13の下 開口を完全に覆い、かつその下部開口の外 にはみ出している。かかる構成により、第2 のダイオード素子15の上部電極面積が最大限 保され、電流容量を向上させることができ 。

 第3の配線17はその幅(図2における左右の :第3の配線15の長手方向を前後方向としたと の横幅)が第2のスルーホール13の上部開口の 幅(図2における左右の幅:第3の配線17の長手方 向を前後方向としたときの横幅)よりも大き 。このため、第3の配線17は、第2のスルーホ ル13の上部開口を完全に覆い、かつその上 開口の外側にはみ出している。

 以上の構成とすることにより、第2の配線 の導電層8は、第1のダイオード素子の上部電 と第2のダイオード素子の下部電極、更に本 来の配線層の導電層の機能を有することが可 能になる。第1の抵抗変化素子と、第1のダイ ード素子(MSMダイオード)と、第2の配線と、 2のダイオード素子(MSMダイオード)と、第2の 抵抗変化素子とをこの順に積層する場合、通 常は、電極層(ないし導電体層)として、第1の 抵抗変化素子のために2つの電極層、第1のダ オード素子のために2つの電極層、第2の配 層のために1つの電極層(導電体層)、第2のダ オード素子のために2つの電極層、第2の抵 変化素子のために2つの電極層、合計9つの電 極層が必要となる。本実施形態では、これを 5つの電極層に集約できる。このように、本 施形態の不揮発性記憶装置では、電極層を 成するために必要なプロセスステップ数を じてプロセスコストを低減することができ 。

 また、第1のダイオード素子の半導体層7 導電層8との接触面は、第1のダイオード素子 の面積を規定する下部電極6と半導体層7との 触面積よりも大きい。同様にして、第2のダ イオード素子の半導体層10と導電層8との接触 面も、第2のダイオード素子の面積を規定す 上部電極14と半導体層10との接触面よりも大 い。即ち、半導体層と導電層との界面では 各電極で規定される領域の外側にも電流が れるので、各ダイオード素子の電流容量を 上することができる。よって、ダイオード 子と抵抗変化層とを組み合わせたクロスポ ント型構成において充分な電流容量を確保 きるとともに、上下のメモリセルのダイオ ド素子の電極を共用する構成とすることで 製造方法が容易でかつ微細化を可能にする 揮発性記憶装置を実現できる。

 [変形例]

 以上の構成において、第2の配線11の長手方 の長さ(例えば5μm)は、第1の配線3及び/又は 3の配線17の長手方向の長さ(例えば150μm)よ も短い構成とすることが好ましい。このよ な構成とすることにより、導電層8に抵抗率 高い材料を用いた場合でも、第2の配線11中 信号が伝達する時間を短くでき、第2の配線 11中での電位降下を小さくできる。これによ 、導電層8の材料として、ダイオード機能に 適した電極材料(タンタル、窒化タンタル、 タン、窒化チタン、タングステン、白金)を 由に選択することができる。また、クロス イントメモリを駆動するための回路とメモ セルとの間の配線における信号の遅延や、 線抵抗によるメモリセルへの印加電圧の不 を防止することができる。

 第2の配線11は、第1の半導体層7と導電層8 第2の半導体層10とからのみ構成される必要 なく、他の層を有していてもよい。また、 1の半導体層7と導電層8と第2の半導体層10と それぞれ複数の層を有していてもよい。

 また、第2の配線11の長手方向の長さが第1 の配線3及び/又は第3の配線17の長手方向の長 よりも短い構成において、第2の配線11の厚 は、第1の配線3の厚さ及び第3の配線17の厚 より薄い構成としてもよい。例えば、第1の 線3及び第3の配線は、配線としての役割を 分発揮できる厚さである100nm~500nm程度が好ま しい。一方、第2の配線11は、少なくともダイ オード素子の電極として機能することを満た すことが最低の条件である。よって、第1の イオード素子の上部電極兼第2のダイオード 子の上部電極となる導電層8の膜厚は10nm~50nm の範囲、第1のダイオード素子の半導体層7及 第2のダイオード素子の半導体層10の膜厚の 囲は3~15nmの範囲が好ましい。以上から第2の 配線11の膜厚は16~80nmの範囲が好ましい。この ような構成とすることにより、第2の配線11の 膜厚を極めて薄くすることができる。これに より、加工や研磨によるパターニングが容易 になる。例えばエッチングにより第2の配線11 を形成する際、レジストがなくなる前に加工 を終えることが容易となる。すなわち、加工 ・研磨をすることが困難な材料であってもダ イオード機能に適した電極材料(タンタル、 化タンタル、チタン、窒化チタン、タング テン、白金)を自由に選択することができる

 また、以上の構成において、第1の配線3 配線抵抗及び前記第3の配線17の配線抵抗は 前記第2の配線11の配線抵抗より低い構成と てもよい。第1の配線を構成する材料の電気 抗率および第3の配線を構成する材料の電気 抵抗率の少なくとも一方は、第2の配線を構 する材料の電気抵抗率より低くてもよい。 1の配線3、第3の配線17は、例えば銅あるいは アルミニウムなどからなる電気抵抗率の低い 材料からなる導電層もしくはこれらの下層に 窒化チタン、チタン、窒化タンタル、タンタ ルなどのバリアメタルを積層した構成からな ることが好ましい。これらの材料構成を採用 することにより、第1の配線3、第3の配線13の 線抵抗は第2の配線11の配線抵抗より小さく ることができる。これにより、クロスポイ トメモリを駆動するための回路とメモリセ との間の配線における信号の遅延や、配線 抗によるメモリセルへの印加電圧の不足を 止するだけでなく、メモリの高速動作を実 することができる。

 (第2実施形態)
 図3は、本発明の第2実施形態に係る4層構造 クロスポイント型の不揮発性記憶装置の概 構成の一例を示す側方断面図である。第1実 施形態との違いは、第3の配線17上に更にクロ スポイントメモリの構造(図1の第1の層間絶縁 層2および第1のスルーホール4および第1の抵 変化層5および第1の電極層6および第2の配線1 1および第2の層間絶縁層12および第2のスルー ール13および第2の電極層14および第2の抵抗 化層16および第3の配線17とからなるクロス イントメモリ層と同様の構成要素からなる 成単位)が積層されていることである。積層 あたり、下側のクロスポイントメモリ2層の 最上部にある配線(上側の抵抗変化素子の上 電極)と上側のクロスポイントメモリの最下 にある配線(下側の抵抗変化素子の下部電極 )とは同一部材となる。図1と図3とで共通する 構成要素については同一符号を付して説明を 省略する。

 すなわち、この不揮発性記憶装置の構成 、第1実施形態に係る構造に加えて、第3の 線17上には、第3の層間絶縁層20と、この第3 層間絶縁層20上に第3の配線17と直交するよう に形成されたストライプ形状の第4の配線28と 、第4の配線28を被覆して第3の層間絶縁層20上 に形成された第4の層間絶縁層29と、第4の層 絶縁層29上に形成されたストライプ形状の第 5の配線34とを備えている。第3の層間絶縁層20 、第4の層間絶縁層29、第5の配線34は、それぞ れ第1の層間絶縁層2、第2の層間絶縁層12、第1 の配線3(あるいは第3の配線17)と同様の構成で あるので詳細な説明を省略する。

 第3の配線17と第4の配線28が直交する領域 第3の層間絶縁層20には第3のスルーホール21( メモリセルホール)が形成され、この第3のス ーホール21中には、第3の配線17に接続する うに第3の抵抗変化層22が形成され、第3の抵 変化層22上に第3の電極層23が形成されてい 。また、第4の配線28と第5の配線34が直交す 領域の第4の層間絶縁層29には第4のスルーホ ル30(メモリセルホール)が形成され、この第 4のスルーホール30中には、第4の配線28に接続 するように第4の電極層31が形成され、第4の 極層31上に第4の抵抗変化層33が形成されてい る。第3のスルーホール21およびその内部の構 成は第1のスルーホール4およびその内部の構 と同様であるので詳細な説明を省略する。 4のスルーホール30およびその内部の構成は 2のスルーホール13およびその内部の構成と 様であるので詳細な説明を省略する。

 ここで、第4の配線28は、第3の半導体層24( 第3のダイオード素子26の半導体層)と導電層25 と第4の半導体層27(第4のダイオード素子32の 導体層)とがこの順に積層されてなる。第4の 配線28は第2の配線11と同様の構成であるので 細な説明を省略する。

 導電層25は、第3のダイオード素子26の上 電極と、第4のダイオード素子32の下部電極 、第4の配線28の導電層という3つの役割を果 している。

 第3の電極層23と第3の半導体層24と導電層2 5とで第3のダイオード素子26(MSMダイオード)が 構成されている。第3のダイオード素子26の具 体的な構成は第1のダイオード素子9と同様で るので、詳細な説明を省略する。

 導電層25と第4の半導体層27と第4の電極層3 1とで第4のダイオード素子32(MSMダイオード)が 構成されている。第4のダイオード素子32の具 体的な構成は第2のダイオード素子15と同様で あるので、詳細な説明を省略する。

 第3のダイオード素子26と第4のダイオード 素子32は第4の配線28の上下両側に対称に形成 れている。第4の配線28は第4の層間絶縁層29 貫通して形成された第2の引き出しコンタク トプラグ35を介して、第2の引き出し配線36に 続されている。第2の引き出しコンタクトプ ラグ35の具体的な構成は第1の引き出しコンタ クトプラグ18と同様であるので、詳細な説明 省略する。第2の引き出し配線36の具体的な 成は第1の引き出し配線19と同様であるので 詳細な説明を省略する。

 以上のような本実施形態に係る4層のクロ スポイントメモリ構造では、ダイオード機能 を有する配線層は配線層11、28の2層のみとな 、ダイオード機能を有する配線層を約半分 集約できる。つまり、残りの配線は通常のL SIプロセスで使用される配線層を配置するこ ができる。よって、ダイオード素子と抵抗 化層とを組み合わせたクロスポイント型構 において充分な電流容量を確保できるとと に、プロセスが複雑、高コストになること 抑制しつつ、大容量の不揮発性記憶装置を 現できる。

 なお、第3のダイオード素子26、第4のダイ オード素子32、第3の層間絶縁層20、第4の層間 絶縁層29、第3の抵抗変化層22、第4の抵抗変化 層33、第2の引き出しコンタクトプラグの35の 体的態様については、第1実施形態で示した ものと同様であるので、詳細な説明を省略す る。

 (第3実施形態)
 図4は、本発明の第3実施形態に係る8層クロ ポイント型で階層ビット線構造を有する不 発性記憶装置の概略構成の一例を示す側方 面図である。本第3実施形態は第1実施形態 構造を多層化して、階層ビット線構造に適 したものである。図1と図4とで共通する構成 要素については同一符号を付して説明を省略 する。

 階層ビット線構造とは、ビット線をグロ バルビット線(主ビット線)と副ビット線を ける階層構造とし、各々のメモリセルを副 ット線に並列に接続したアレイ構成からな 。駆動単位を分割化することで、アレイマ トの大型化に伴う読出し動作マージンの改 や高速化などを目的としたものである。な 詳細な構造は既に第1実施形態で説明したも と同様であるので、ここでは説明を省略す 。なお、図4において、71、72、73、74は各々 第5~第8の層間絶縁層、51~63は引き出しコン クトプラグである。また、75は層間絶縁層、 76、77は引き出しコンタクトプラグである。43 は、各階層のビット線を共通に接続するため のグローバルビット線である。層間絶縁層75 下に図示されない基板が設けられている。

 第5のスルーホール65、第6のスルーホール 66、第7のスルーホール67、第8のスルーホール 68およびその内部はそれぞれ、第1のスルーホ ール4、第2のスルーホール13、第3のスルーホ ル21、第4のスルーホール30およびその内部 同様の構成を有する。

 第5の抵抗変化層44、第6の抵抗変化層47、 7の抵抗変化層48、第8の抵抗変化層64はそれ れ、第1の抵抗変化層5、第2の抵抗変化層16 第3の抵抗変化層22、第4の抵抗変化層33と同 の構成を有する。

 第5の電極層45、第6の電極層46、第7の電極 層49、第8の電極層50はそれぞれ、第1の電極層 6、第2の電極層14、第3の電極層23、第4の電極 31と同様の構成を有する。

 第6の配線37、第7の配線38、第8の配線39、 9の配線40はそれぞれ、第2の配線11、第3の配 線17、第4の配線28、第5の配線34と同様の構成 有する。

 本実施形態の不揮発性記憶装置の構成に いては、図4に示すように、第1の配線3、第3 の配線17、第5の配線34、第7の配線38、第9の配 線40はX方向(紙面垂直方向)に延びるように形 され、ワード線としての機能(メモリセルを 活性化し、読み出し、書き込みを可能な状態 にする機能。すなわち、ワード線にデコーダ ーが接続され、デコーダーによりワード線が 選択されると(電圧が印加されると)、ワード に接続されたメモリセルが活性化されると う機能)を有する。一方、それらの上下のメ モリセルのダイオード素子が集積化された第 2の配線11、第4の配線28、第6の配線37、第8の 線39は、Y方向(紙面横方向)に延びるように形 成され、ビット線(副ビット線)としての機能( メモリセルとの間でデータの書き込み、読み 出しを行うためのデータ線としての機能。ビ ット線にセンスアンプが接続され、センスア ンプにてビット線電位が増幅され、デジタル 信号として処理されるという機能)を有する ビット線はZ方向(積層方向)に重なるように( 成単位のそれぞれに属するビット線のそれ れが厚み方向から見て重なり合うように)配 置され、偶数層(基板側から数えて偶数番目 構成単位)のビット線である第4の配線28、第8 の配線39のうち厚み方向から見て重なり合う のは引き出しコンタクトプラグ57~63、およ 引き出し配線91~95にて共通に接続され(互い 電極層により電気的に接続され)、グローバ ビット線43に引き出しコンタクトプラグ77に よって接続されたFETトランジスタに接続され ている。選択スイッチ42は該FETトランジスタ ゲート電極である。すなわち、図示されな 基板と選択スイッチ42とでFETトランジスタ 構成される。また、奇数層(基板側から数え 奇数番目の構成単位)のビット線である第2 配線11、第6の配線37のうち厚み方向から見て 重なり合うものは引き出しコンタクトプラグ 51~56、および引き出し配線96~99にて共通に接 され(互いに電極層により電気的に接続され) 、グローバルビット線43に引き出しコンタク プラグ76によって接続されたFETトランジス に接続されている。選択スイッチ41は該FETト ランジスタのゲート電極である。すなわち、 図示されない基板と選択スイッチ37とでFETト ンジスタが構成される。

 なお、引き出しコンタクトプラグ56、63は 、図中、グローバルビット線43と交差してい が、実際には両者は交差部分では絶縁され いる。

 このような構成とすることにより、X方向 に延びて複数の層に形成されたワード線と、 Y方向に延びてワード線間の各層に形成され ビット線との交点位置(立体交差点)にメモリ セルが形成され、そして、Z方向に揃ったビ ト線群毎に、ワード線が共通の複数の基本 レイ面が、Y方向に並んで配置されている。 なわち、いわゆる多層クロスポイント構造 実現されている。そして、各基本アレイ面 おいて、偶数層のビット線および奇数層の ット線がそれぞれ共通に接続されており、 通に接続された偶数層及び奇数層のビット は、選択スイッチ素子を付加することで、 れに接続されるグローバルビット線との電 的な接続/非接続を切替制御される。すなわ ち、階層ビット線方式を実現している。これ により、レイアウト面積の増大を極力招くこ となく、アレイサイズを小さくすることがで きる不揮発性記憶装置を実現できる。

 また、階層ビット線方式の特徴であるビ ト線を分割したこと、すなわち、配線長が いグローバルビット線(主ビット線)と配線 の短い副ビット線を階層構造とすることで この副ビット線が各アレイ面に配置される で、各アレイ面でのビット線の長さが短く る。この副ビット線にダイオード機能を有 る配線層を集約することで、残りの配線長 長いワード線は、ダイオードの電極である いう制約に縛られることなく、より低抵抗 導電率を有する配線層を使用することがで る。これにより、クロスポイントメモリの 動するための回路への配線の遅延、メモリ ルに対する印加電圧の電圧降下を防止する けでなく、メモリの高速動作を実現するこ ができる。

 (第1実施形態の第1の製造方法)
 次に、図5~ 図7を用いて本発明の第1実施形 の不揮発性記憶装置の第1の製造方法につい て説明する。

 図5(a)は、基板1上に、所望のマスクを用 たパターニング(スパッタリングとマスクを いたエッチング)によりストライプ形状の第 1の配線3を形成する工程を示す断面図である 本実施形態の場合には、第1の配線3の主成 としてアルミニウムを用いうる。「ストラ プ形状」とは、それぞれが所定の方向に延 るように互いに平行に複数の配線を形成す ことを言う。本工程では、基板1上に第1の方 向に延びるように互いに平行に複数の第1の 線3が形成される。

 次に、図5(b)に示すように、基板1および の上の第1の配線3を被覆するように第1の層 絶縁層2をスパッタリングにより基板1の全面 に形成し、その表面をCMPにより平坦化する。 第1の層間絶縁層2の材料としては、配線間の 生容量の低減のためにフッ素含有酸化物(例 えば、SiOF)やカーボン含有窒化物(例えば、SiC N)が好適に用いられる。

 次に、図5(c)に示すように、第1の配線3上 第1の層間絶縁層2を貫通して第1の配線3に到 達するように、所望のマスクを用いたパター ニング(エッチング)によりそれぞれの第1の配 線3の延びる方向(図8(c)の紙面に垂直な方向) 沿って一定の配列ピッチ(間隔)で第1のスル ホール4を形成する。第1の配線3の幅が第1の ルーホール4より小さい場合には、マスク合 わせずれの影響により第1の配線3と第1の抵抗 変化層5の接触する面積が変わり、例えばセ 電流が変動する。これを防止する観点から 第1の配線3の幅(図5(c)における左右の幅:第1 配線3の長手方向を前後方向とするときの横 )は第1のスルーホール4の下部開口の幅(図5(c )における左右の幅:第1の配線3の長手方向を 後方向とするときの横幅)より大きい。これ より、第1の配線3は、第1のスルーホール4の 下部開口の全面を覆いかつその周囲にはみ出 す。

 次に、図5(d)に示すように、第1のスルー ール4内に第1の抵抗変化層5を埋め込み形成 る。第1の抵抗変化層5としては酸化タンタル をスパッタリング法により形成しうる。なお 、成膜方法としては、スパッタリングだけで なく、CVD法やALD法等を用いてもよい。第1の ルーホール4への埋め込みはCMPプロセス、あ いはエッチバックプロセスを用いる。

 次に、図5(e)に示すように、さらにオーバ 研磨あるいはエッチバックを行うことで、第 1のスルーホール4内の第1の抵抗変化層5の一 を除去する。続いて、第1のスルーホール4内 の上部に第1の電極層6を埋め込み形成する。 1の電極層6の材料には窒化タンタルを用い る。上述の酸化タンタルと同様に、この窒 タンタルの成膜は、スパッタリング法で行 うる。また、埋め込みについては、CMPプロ スあるいはエッチバックプロセスを用いて 成することができる。

 次に、図5(f)に示すように、第1の半導体 7と導電層8と第2の半導体層10とがこの順に積 層されてなるストライプ形状の第2の配線11を 形成する。より具体的には本工程では、第1 層間絶縁層2上に第1の層間絶縁層の厚み方向 から見て第1の方向と交差する第2の方向に延 るように互いに平行に複数の第2の配線11が 成される。第2の配線11は、所望のマスクを いて、第1の電極層6に物理的に接しかつ第1 配線3と立体交差(たとえば直交)するように 成する。具体的には、第1の半導体層7の材 と導電層8の材料と第2の半導体層10の材料と スパッタリングを用いて積層した後、マス を用いたエッチングにより、所望の形状の 2の配線11をうる。このとき、第2の配線11は 1の電極層6の上端面の全面を覆いかつその 囲にはみ出すように形成される。すなわち 第2の配線11の幅(図5(f)における紙面に垂直な 方向の幅:第2の配線11の長手方向を前後方向 するときの横幅)は第1のスルーホール4の上 開口の幅(図5(f)における紙面に垂直な方向の 幅:第2の配線11の長手方向を前後方向とする きの横幅)より大きい。

 本実施形態では、第1の電極層6、導電層8 して窒化タンタル、第1の半導体層7、第2の 導体層10としてSiNを用いうる。SiNはスパッ リング法、CVD法、ALD法により形成すること 、良好な絶縁性を有し、かつ緻密な薄膜を 易に形成できる。このようにして第1のダイ ード素子9(MSMダイオード)を形成することが きる。

 次に、図6(a)に示すように、第1の層間絶 層2およびその上の第2の配線11を被覆するよ に第1の層間絶縁層2上に第2の層間絶縁層12 形成する。第2の層間絶縁層12は、第1の層間 縁層2と同様の材料および方法により形成し うる。

 次に、図6(b)に示すように、所望のマスク を用いたパターニング(エッチング)により、 2の配線11上の第2の層間絶縁層12を貫通して 2の配線11に到達するようにそれぞれの第2の 配線の延びる方向(図6(b)の左右方向)に沿って 一定の配列ピッチ(間隔)で第2のスルーホール 13を形成する。第1のスルーホール4と同様な 由で、第2の配線11の幅(図6(b)における紙面に 垂直な方向の幅:第2の配線11の長手方向を前 方向とするときの横幅)は第2のスルーホール 13の下部開口の幅(図6(b)における紙面に垂直 方向の幅:第2の配線11の長手方向を前後方向 するときの横幅)より大きい。これにより、 第2の配線11(第2の半導体層10)は、第2のスルー ホール13の下部開口の全面を覆いかつその周 にはみ出す。また、第2のスルーホール13の れぞれの位置は、対応するそれぞれの第1の スルーホール4の直上が好ましい。セルレイ ウトを微細化できる点と、クロスポイント モリの上下のセルで対称性を維持して、回 動作のばらつきを抑制するためである。

 次に、図6(c)に示すように、第2のスルー ール13の下面に第2の電極層14をCMPプロセス、 あるいはエッチバックプロセスを用いて埋め 込み形成する。これにより、導電層8、第2の 導体層10、第2の電極層14で第2のダイオード 子15(MSMダイオード)が構成される。第1のダ オード素子9と第2のダイオード素子15は第2の 配線11を挟んで対称に形成される。

 次に、図6(d)に示すように、第2のスルー ール13内の第2の電極層14の上に第2の抵抗変 層16を埋め込み形成する。これらの形成方法 については、図5(d)で示したので、省略する

 次に、図7(a)に示すように、第2の層間絶 層12を貫通して第2の配線11に接続される第1 引き出しコンタクトプラグ18を形成する。第 1の引き出しコンタクトプラグ18はタングステ ンあるいは銅と、もしくはこれらの下層にチ タン、窒化チタン、タンタル、窒化タンタル の組み合わせからなる材料を埋め込んだ積層 構成からなる。第1の引き出しコンタクト18は 、第2のダイオード素子の半導体層10を貫通し て、第2の配線の導電層8に接続されている。 ーミックなコンタクトを形成し、コンタク 不良を防止するためである。

 最後に、図7(b)に示すように、所望のマス クを用いたパターニング(スパッタリングと スクを用いたエッチング)により、ストライ 形状の第3の配線17と第1の引き出し配線19と 形成する。より具体的には本工程では、第2 の層間絶縁層12上に第2の層間絶縁層の厚み方 向から見て第2の方向と交差する第3の方向に びるように互いに平行に複数の第3の配線17 形成され、同時に第1の引き出し配線19が形 される。第3の配線17は、第2の抵抗変化層16 物理的に接しかつ第2の配線11と立体交差(例 えば直交)するように形成する。このとき、 3の配線17は第2のスルーホール13の上部開口( 2の抵抗変化層16の上端面)の全面を覆いかつ その周囲にはみ出すように形成される。すな わち、第3の配線17の幅(図7(b)における左右の :第3の配線17の長手方向を前後方向とすると きの横幅)は第2のスルーホール13の上部開口 幅(図7(b)における左右の幅:第3の配線17の長 方向を前後方向とするときの横幅)より大き 。また、第1の引き出し配線19は第1の引き出 しコンタクトプラグ18と接続するように形成 る。この後絶縁保護層(図示せず)を形成す ことで、図1に示すような本発明の第1実施形 態の不揮発性記憶装置を製造することができ る。

 (第1実施形態の第2の製造方法)
 次に、図8~ 図10を用いて本発明の第1実施形 態の不揮発性記憶装置の第2の製造方法につ て説明する。なお、第1の絶縁層2中に第1の ルーホール4を形成する工程を示した図8(d)か ら、第2のスルーホール13内に第2の抵抗変化 16を埋め込み形成する工程を示した図10(a)ま の工程は、図5(c)~図6(d)と同様であるので、 こでは説明を省略する。また配線、層間絶 層、抵抗変化層、ダイオード素子、コンタ トに用いられた材料なども、本発明の第1実 施形態の第1の製造方法の具体的態様で示し ものと同様であるので、ここでは説明を省 する。

 図8(a)は、基板1上に、第1の層間絶縁層2A 基板1の全面に形成した後に、所定の位置に に第1の配線3を埋め込み形成するための溝3A を形成する工程を示す断面図である。この工 程は、スパッタリングにより第1の層間絶縁 2Aを形成した後に所望のマスクを用いたエッ チングを行うことで実現しうる。

 次に、図8(b)に示すように、第1の配線3と る導電膜を形成した後にCMPを用いるダマシ プロセスで、第1の配線3を形成する。ここ の第1の配線3の材料は、先端のLSIプロセスで 既に導入されている、より低抵抗で微細化に 適したCuを主成分とする構成とする。

 次に、図8(c)に示すように、スパッタリン グにより第1の配線3を被覆して第1の層間絶縁 層2Bを第1の配線3の上端面および第1の層間絶 層2Aの上端面の全面に形成する。

 図8(d)~図10(a)は、第1の実施形態で述べた 5(c)~図6(d)と同様のプロセスである。特筆す きことは、第2の配線11は所望のマスクを用 てエッチングで形成していることである。 まり、ダイオード素子の複数の構成要素が 2の配線11に集積化(一体的に形成)されて積層 構造となっている配線であり、なおかつその 配線膜厚が薄膜化できる場合には、微細化に 適するエッチングを用いてパターンを形成し ている。

 次に、図10(b)に示すように、第2のスルー ール13を被覆して第2の層間絶縁層12上にス ッタリングにより第3の層間絶縁層20Aを形成 た後に、第2の層間絶縁層12及び第3の層間絶 縁層20Aを貫通した第1の引き出しコンタクト ラグを埋め込み形成するための開口部18Aを スクを用いたエッチングにより形成する。 1の引き出しコンタクトプラグを埋め込み形 するための開口部18Aは、第2の半導体層10を 通して、第2の配線の導電層8が露出するよ に形成される。オーミックなコンタクトを 成し、コンタクト不良を防止するためであ 。

 次に、図10(c)に示すように、第3の層間絶 層20A中の所定の位置に、第3の配線17を埋め み形成するための溝17Aと第1の引き出し配線 を埋め込み形成するための溝19Aを、マスクを 用いたエッチングにより形成する。溝17Aは第 2のスルーホール13中の第2の抵抗変化層16の上 端面の全面が露出するように形成され、溝19A は第1の引き出しコンタクトプラグを埋め込 形成するための開口部18Aの上端面全面を含 ように形成する。

 最後に、図10(d)に示すように、第3の配線1 7、第1の引き出し配線19となる導電膜を形成 た後にCMPを用いるダマシンプロセスで、上 の溝17A、19A、開口部18Aを充填する。これに り、第3の配線17、第1の引き出しコンタクト ラグ18、第1の引き出し配線19を形成する。 こでの配線(第3の配線17、第1の引き出しコン タクトプラグ18、第1の引き出し配線19)の材料 は、先端のLSIプロセスで既に導入されている 、より低抵抗で微細化に適したCuを主成分と る構成としうる。この後、絶縁保護層(図示 せず)を形成することで、図1に示すような本 明の第1実施形態の不揮発性記憶装置を製造 することができる。

 なお、図3に示した4層構造のクロスポイ ト方の不揮発性記憶装置、および図4に示し 8層クロスポイント型で階層ビット線構造を 有する不揮発性記憶装置についても、上述し た第1の製造方法または第2の製造方法を同様 適用して積層化することで、4層、8層の積 構造を形成することができるのは明らかで る。したがって、これらの場合の詳細な製 方法や工程図については省略する。

 上記説明から、当業者にとっては、本発 の多くの改良や他の実施形態が明らかであ 。従って、上記説明は、例示としてのみ解 されるべきであり、本発明を実行する最良 態様を当業者に教示する目的で提供された のである。本発明の精神を逸脱することな 、その構造及び/又は機能の詳細を実質的に 変更できる。


 本発明は、ダイオード素子と抵抗変化層を いたクロスポイント型の不揮発性記憶装置 関するものであり、メモリ容量が極めて大 い不揮発性メモリを実現することができる で、不揮発性記憶装置を用いる種々の電子 器分野に有用である。