以下、本発明の実施形態にかかるP型MOSト ランジスタ、もしくはP型MOSトランジスタ及� �N型MOSトランジスタを有する半導体装置及び� ��導体装置の製造方法の第1実施形態、第2実� �形態、第3実施形態について説明する。ただ� ��、本発明は各実施形態に限定されるもので� ��ない。

(第1実施形態)
 本発明の第1実施形態を、図1A~図1D,図2E~図2H� ��図3I~図3L、図4、図5を用いて詳細に説明する 。

 第1実施形態にかかるP型MOSトランジスタ� �製造工程は、アモルファスシリコンの膜質� �制御する熱処理工程を備え、その後アモル� �ァスシリコンにニッケル(Ni)を反応させて形� ��したニッケルシリサイドからなるゲート電� ��を有するP型MOSトランジスタの製造方法であ る。上記の製造方法によれば、ゲート電極材 料に含まれる多価のニッケルシリサイドの組 成比率を制御でき、ゲート電極材料の仕事関 数を制御できる。その結果、P型MOSトランジ� �タのゲート電極、ゲート絶縁膜、基板から� �るキャパシタのフラットバンド電圧を制御� �ることができる。

<第1実施形態のP型MOSトランジスタの製造工 程>
 図1A~図3Lは、本発明の第1実施形態にかかるP 型MOSトランジスタの製造工程の一部を示す各 要部断面模式図である。
 図1Aに示すように、シリコン基板1にN型不純 物をイオン注入し、その後シリコン基板1を� �ニールすることで、N型領域1Aを備えるシリ� �ン基板1を用意する。その後、例えばLOCOS(Loca l Oxidation of Silicon)法、又はSTI(Shallow Trench I solation)法を用い、シリコン基板1のN型領域1A� �各素子を分離するための素子分離領域2を形� ��する。なお、N型導電性を示すシリコン基板 1を使用することとしてもよい。

 図1Bにように、素子分離領域2を形成したシ� ��コン基板1の全面かつ表面に、酸化シリコン (SiO ₂ )より誘電率が高く、絶縁性をもつハフニウ� �(Hf)系酸化物である高誘電率絶縁膜(high-K膜)� �らなるゲート絶縁膜3を、例えばCVD法により� ��厚約3.5nmで形成する。本実施形態における� �ート絶縁膜3は、例えば窒素添加ハフニウム� ��リケート(HfSiON)、ハフニウムシリケート(HfSi O)からなる。なお、上記のゲート絶縁膜3は通 常のシリコン酸化膜(SiO ₂ )であってもよい。

 図1Cはダミーゲート電極形成工程の要部断� �模式図である。なお、本実施形態に係るゲ� �ト電極形成工程は、ダミーゲート電極4を形� ��する工程、ダミーゲート電極4を除去する工 程、ダミーゲート電極4を除去した箇所にア� �ルファスシリコンからなるゲート電極12を形 成する工程とからなる。ただし、ダミーゲー ト電極4を形成する工程とダミーゲート電極4� ��除去する工程間にあるソース・ドレイン領� ��形成工程はゲート電極形成工程に含まれな� ��。
 図1Cに示すように、ゲート絶縁膜3の上に、� ��えばCVD(Chemical Vapor Deposition)法を用いてダ� �ーゲート電極4の形成材料であるポリシリコ� ��を膜厚約100nmで堆積し、ダミーゲート電極4� ��形成材料であるポリシリコン上に、絶縁膜5 の形成材料である例えば酸化シリコン(SiO ₂ )、又は、シリコン窒化膜(SiN)を形成する。そ の後、リソグラフィー、及び、例えばRIE(React ive Ion Etching)法である異方性エッチングによ り、絶縁膜5、ポリシリコン、ゲート絶縁膜3� ��シリコン基板1のN型領域1Aの上に、ゲート電 極の形状にパターニングされる。この異方性 エッチングにより、ポリシリコンはダミーゲ ート電極4の形状にパターニングされる。

 図1Dに示すように、絶縁膜5をマスクにして� ��シリコン基板1のN型領域1Aに、P型不純物、� �えばBイオンを1~5keVの加速エネルギーの下、5 ~10×10 ¹⁴ [cm ^-2 ]の注入量でイオン注入を行う。その後、窒� �雰囲気中で500℃以上、例えば1000℃の温度で0 ~10秒間アニールを行うことにより、最大深さ 約5nmのエクステンション領域6Bをダミーゲー� ��電極4の両側に形成する。その後、例えばCVD 法を用いて素子形成領域全面に例えば窒化シ リコン(SiN)膜もしくは酸化シリコン(SiO ₂ )膜を形成する。そして、例えばRIE法である� �方性エッチングを用い、ゲート絶縁膜3、ダ� ��ーゲート電極4、絶縁膜5が積層形成されて� �る側面に側壁7を形成する。
 その後、絶縁膜5と側壁7をマスクにして、P� ��不純物、例えばBイオンを5~10keVの加速エネ� �ギーの下、4~8×10 ¹⁵ [cm ^-2 ]の注入量でシリコン基板1のダミーゲート電� ��4の両側にイオン注入を行う。その後、窒素 雰囲気中で500℃以上、例えば1000℃の温度で0~ 10秒間アニールを行い、側壁7近傍のエクステ ンション領域6Bに最大深さ約20nmのP型不純物� �散領域6Aを形成する。そして、全面に、例え ばCVD法やスパッタリング法を用いて全面に高 温の熱処理に耐性のある例えばコバルト(Co)� �はニッケル(Ni)からなる金属膜8を堆積させる 。

 図2Eに示すように、全面に堆積した金属� �8とP型不純物拡散領域6Aとを1000℃程度の熱処 理を10秒間行って反応させ、P型不純物拡散領 域6Aにコバルトシリサイド又はニッケルシリ� ��イドからなるシリサイド電極9を約10~20nmの� �みで形成する。その後、図示しない未反応� �金属膜を、例えば硫酸過水等の薬液処理に� �り除去する。このとき、ダミーゲート電極4� ��上部及び側部は、絶縁膜5と側壁7があるた� �、ダミーゲート電極4はシリサイド化されな� ��。

 図2Fに示すように、CVD法を用いて、全面に� �化シリコン(SiN)もしくは酸化シリコン(SiO ₂ )からなる層間絶縁膜10を成膜する。この層間 絶縁膜10は、ダミーゲート電極4の形成部より も厚く、ダミーゲート電極4及び絶縁膜5を合� ��した厚さよりも薄いことが望ましい。そし� ��、ダミーゲート電極4上に絶縁膜5の一部を� �すように、層間絶縁膜10上でCMP(Chemical Mechani cal Polishing)を行う。その後、希フッ酸(HF)等� �用いて、ダミーゲート電極4上の絶縁膜5を除 去する。

 図2Gに示すように、有機アルカリ溶液、� �えばTMAH(Tetra Methyl Ammonium Hydroxide)を用いた� ��ェットエッチングにより、側壁7及び層間絶 縁膜10に対し、ダミーゲート電極4を選択的に エッチングする。

 図2Hに示すように、全面に減圧CVD法を用い� �、例えばシラン(SiH ₄ )20%/ヘリウム(He)80%の希釈ガスを用い、520~540� �でアモルファスシリコンを層状に形成する� �
 なお、上記のような条件でアモルファスシ� ��コンを堆積させると、アモルファスシリコ� ��に含まれる導電性の不純物を可及的に減ら� ��ことができる。シラン(SiH ₄ )ガス中の導電性の不純物がアモルファスシ� �コンへ混入することをヘリウム(He)が阻害す� ��からである。
 そこで、第1実施形態における導電性の不純 物の含有量は1×10 ¹⁸ [cm ^-3 ]以下とするのが望ましい。
 ここで、上記のように導電性の不純物が減� ��すれば、後に説明する複数種類のシリサイ� ��相からなるニッケルシリサイド本来の仕事� ��数を得ることができる。そうすると、多価� ��ニッケルシリサイド(Ni ₃ Si等)の組成比率による仕事関数の制御が容易 となるからである。その結果、ゲート電極を 構成する材料における多価のニッケルシリサ イドの組成比率に対応する、P型MOSトランジ� �タの閾値の精度が向上する効果がある。
 そして、アモルファスシリコンを層状に形� ��するとき、ダミーゲート電極4を囲むように 形成された側壁7の内部にアモルファスシリ� �ンが埋め込まれる。その後、側壁7と層間絶� ��膜10とを露出させるためにCMP法により層間� �縁膜10上のアモルファスシリコンの除去を行 う。その結果、アモルファスシリコンからな るゲート電極12が形成される。
 アモルファスシリコンをゲート電極12に使� �する理由は、アモルファスシリコンは、ポ� �シリコンよりも、後に述べるアモルファス� �リコンの熱処理工程によって膜質(例えば、� ��リコンの結晶化の程度)を制御しやすいため 、多価のニッケルシリサイド(Ni ₃ Si等)の組成比率が高い複数種類のシリサイド 相からなるニッケルシリサイドを形成しやす いからである。

 図3Iに示すように、アモルファスシリコン� �らなるゲート電極12に対して熱処理工程を行 う。熱処理工程の種類としては、次に挙げる 2つの工程のうちいずれか、もしくは両方の� �程が選択される。
 1つの熱処理工程は、ゲート電極12を形成す� ��アモルファスシリコンに対してレーザを照� ��し、アモルファスシリコンからなるゲート� ��極12を溶融させ、アモルファスシリコンの� �質を制御する工程である。レーザの出力は� �例えば1000~1800[mJ/cm ² ]とする。もう1つの熱処理工程は、RTA(Rapid Th ermal Annealing:急速高温熱処理)を行って、ゲー ト電極12を形成するアモルファスシリコンを� ��融させ、アモルファスシリコンの膜質を制� ��する工程である。RTAの条件は、例えば約1000 ℃、10秒間とする。これらの熱処理工程のう� ��、いずれかを選択するか、又は両方の工程� ��経ることにより、ゲート電極12を形成する� �モルファスシリコンの膜質、例えば、シリ� �ンの結晶化の程度が制御される。なお、結� �化の程度とは、アモルファスシリコンを熱� �理により多結晶化させた後における、結晶� �の大きさの程度、結晶粒の配向の程度など� �いう。

 図3Jに示すように、ゲート電極12を含む全 面に、例えばCVD法やスパッタリング法を用い てニッケル(Ni)13の膜を、例えば、膜厚40nmか� �80nmとなるように堆積する。

 図3Kにように、温度400℃、60秒間のRTAを行 い、アモルファスシリコンとニッケル(Ni)13と を反応させ、ニッケルシリサイドからなるゲ ート電極14を形成する。

 図3Lに示すように、ニッケルシリサイドか� �なるゲート電極14の形成部分を例えば硫酸(H ₂ SO ₄ )と過酸化水素(H ₂ O ₂ )の混合液からなる硫酸系の溶液に浸漬し、� �ート電極14の上部に残る未反応ニッケル(Ni)13 を除去する。

 その後は、層間絶縁膜、コンタクト、配� ��を形成する工程を経て、本実施形態にかか� ��P型MOSトランジスタを備えるデバイスを完成 させればよい。

<第1実施形態のP型MOSトランジスタが有する 効果>
 図4は、本発明の第1実施形態にかかるレー� �の照射もしくはRTAによる熱処理工程を経た� �モルファスシリコンとニッケル(Ni)とを反応� ��せて形成したニッケルシリサイドからなる� ��ート電極を有するP型MOSトランジスタにおけ るフラットバンド電圧の推移を示した図であ る。

 図4に、レーザの照射もしくはRTAによる熱処 理工程を経たアモルファスシリコンとニッケ ル(Ni)とを反応させて形成したニッケルシリ� �イドからなるゲート電極を有するP型MOSトラ� ��ジスタにおけるフラットバンド電圧の推移� ��示す。図4の横軸は、ゲート電極を形成する アモルファスシリコンのレーザの照射もしく はRTAによる熱処理工程の諸条件を示している 。例えば、図4中に示す1000[mJ/cm ² ]とは、レーザの照射出力を示す。ゲート電� �を形成するアモルファスシリコンに対する� �ーザの照射出力は、1000[mJ/cm ² ]、1200[mJ/cm ² ]、1500[mJ/cm ² ]、及び1800[mJ/cm ² ]である。レーザによる熱処理工程に対応し� �P型MOSトランジスタにおいて、それぞれの照� ��出力に対応したフラットバンド電圧の値は� ��丸で示し、破線で囲ってある。また、RTAの� ��件は、約1000℃、10秒間とする。RTAによる熱� ��理工程に対応したP型MOSトランジスタにおけ るフラットバンド電圧の値は黒丸で示す。
 図4から明らかなように、レーザの照射出力 が1000[mJ/cm ² ]から1800[mJ/cm ² ]へと推移するのに伴い、レーザの熱処理工� �において、レーザの照射出力に対応するそ� �ぞれのP型MOSトランジスタにおけるフラット� ��ンド電圧は-0.43[V]から-0.28[V]へとプラスの方 向に推移する。なお、RTAによる熱処理工程に 対応するP型MOSトランジスタにおけるフラッ� �バンド電圧は、-0.16[V]となる。図4から、RTA� �よるアモルファスシリコンの熱処理工程に� �応するP型MOSトランジスタにおけるフラット� ��ンド電圧は、レーザの照射によるアモルフ� ��スシリコンの熱処理工程に対応するP型MOSト ランジスタにおけるフラットバンド電圧と比 較し、フラットバンド電圧がプラスの方向に 推移することがわかる。つまり、アモルファ スシリコンへの熱処理工程によって、膜質が 制御されたシリコンとニッケル(Ni)とを反応� �せて形成したニッケルシリサイドからなる� �ート電極を有するP型MOSトランジスタにおけ� ��フラットバンド電圧は、アモルファスシリ� ��ンへの熱処理が強くなると、プラスの方向� ��推移することがわかる。

 図5は、本発明の第1実施形態にかかる図3Lの ゲート電極を形成するニッケルシリサイドの X線回折パターンを示した図である。
 アモルファスシリコンにRTAによる熱処理工� ��を施した後、ニッケル(Ni)と反応させて形成 したニッケルシリサイドの組成をXRD(X-Ray Diff raction)により調査した。なお、横軸における� �はニッケルシリサイドにX線を照射する際のX 線の回折方向を示す。縦軸はθに対応するX線 検出器におけるカウント数、つまりX線の検� �強度を示す。XRDにより得られたX線回折パタ� ��ンと、複数種類の多価のニッケルシリサイ� ��(Ni ₃ Si等)のX線回折パターンとを比較することに� �り、ゲート電極を形成するニッケルシリサ� �ドの種類がわかる。
 図5から明らかなように、RTAによる熱処理工 程を経たアモルファスシリコンとニッケル(Ni )と反応させて形成したニッケルシリサイド� �は、Ni ₃ Si ₂ 、Ni ₂ Si、及びNiSiが存在しており、複数種類のシリ サイド相が混在していることがわかる。従っ て、第1実施形態に示す工程でゲート電極を� �成した場合は、ゲート電極を構成する材料� �多価のニッケルシリサイド相が存在するこ� �が推定される。

 図5から、熱処理工程によりアモルファスシ リコンの膜質を制御することにより、ゲート 電極を構成するニッケルシリサイドに複数種 類のシリサイド相を混在させることができる ことがわかる。すなわち、ゲート電極を形成 するニッケルシリサイドにおいて、多価のニ ッケルシリサイド(Ni ₃ Si等)の組成比率を高くすることができること がわかる。
 ここで、多価のニッケルシリサイド(Ni ₃ Si等)の仕事関数はニッケル(Ni)の仕事関数に� �いものである。そうすると、第1実施形態の� ��ート電極を構成するニッケルシリサイドに� ��ける多価のニッケルシリサイド(Ni ₃ Si等)の組成比率が高くなると、P型MOSトラン� �スタのゲート電極、ゲート絶縁膜、基板か� �なるキャパシタのフラットバンド電圧はプ� �スの方向にシフトすることが推測される。� �こで、図4によれば、アモルファスシリコン� ��のレーザ照射の条件を強いエネルギーで行� ��と、又は、熱処理をレーザ照射からRTAにか� ��ると、上記のフラットバンド電圧がプラス� ��シフトする。従って、第1実施形態のP型MOS� �ランジスタの製造方法によれば、ゲート電� �を構成するニッケルシリサイドにおける多� �のニッケルシリサイド(Ni ₃ Si等)の組成比率を熱処理の条件により制御で きることが推測される。
 以上をまとめると、熱処理工程によりアモ� ��ファスシリコンの膜質を制御することによ� ��、上記のアモルファスシリコンにニッケル( Ni)を反応させて形成したニッケルシリサイド 、すなわち、ゲート電極を形成するニッケル シリサイド全体の仕事関数を制御できる。そ うすると、P型MOSトランジスタにおいて、ゲ� �ト電極、ゲート絶縁膜、シリコン基板から� �るキャパシタのフラットバンド電圧を制御� �ることができる。すなわち、ゲート電極を� �成するアモルファスシリコンの膜質を制御� �ることにより、P型MOSトランジスタの閾値が� ��御できることが推測される。

<第1実施形態のP型MOSトランジスタの製造方 法のまとめ>
 第1実施形態にかかるP型MOSトランジスタの� �造方法は、ゲート絶縁膜を基板上に形成す� �ゲート絶縁膜形成工程と、ゲート絶縁膜上� �アモルファスシリコンからなるゲート電極� �形成する工程と、前記アモルファスシリコ� �の膜質を制御する熱処理制御工程と、その� �、前記ゲート電極上にニッケル(Ni)層を堆積� ��る工程と、前記ゲート電極と前記ニッケル( Ni)とからニッケルシリサイドを形成するシリ サイド形成工程と、を備える。なお、ゲート 電極はシリコン酸化膜であってもよいし、高 誘電体膜であってもよい。
 上記の製造方法によれば、熱処理工程によ� ��アモルファスシリコンの膜質を制御するこ� ��により、多価のニッケルシリサイドの混在� ��率を制御したニッケルシリサイドを形成す� ��ことができる。すなわち、ゲート電極材料� ��の多価のニッケルシリサイドの混在比率を� ��御したP型MOSトランジスタを容易に製造する ことができる効果がある。ゲート電極材料中 の多価のニッケルシリサイドの混在比率を制 御すると、ゲート電極を形成するニッケルシ リサイド全体の仕事関数を制御できる。すな わち、P型MOSトランジスタの閾値を制御する� �とができるという効果を奏する。

<第1実施形態のP型MOSトランジスタの構造の まとめ>
 第1実施形態のP型MOSトランジスタは、N型領� ��を備えるシリコン基板と、基板の表面に形� ��された高誘電体絶縁膜からなるゲート絶縁� ��と、前記ゲート絶縁膜上に形成され、複数� ��類のシリサイド相が混在しているニッケル� ��リサイドからなるゲート電極と、前記ゲー� ��電極の両側に形成されたソース・ドレイン� ��極と、を備え、前記ゲート電極材料に含ま� ��る多価のニッケルシリサイドの組成比率が� ��値に対応して決定されていることを特徴と� ��るP型MOSトランジスタである。
 なお、前記ゲート電極における導電性の不� ��物の含有量は、1×10 ¹⁸ [cm ^-3 ]以下である。また、ゲート絶縁膜はシリコ� �酸化膜でよいし、高誘電体膜であってもよ� �。
 上記のP型MOSトランジスタは、ニッケルシリ サイドから構成されるゲート電極を有しては いるが、閾値は所定のものとなっている効果 がある。
 また、前記ゲート電極における導電性の不� ��物の含有量を、1×10 ¹⁸ [cm ^3-3 ]以下とすると、多価のニッケルシリサイド� �組成比率に対応する閾値の精度が向上する� �果がある。

(第2実施形態)
 本発明の第2実施形態を、図6A~図6B、図7C~図7 D、図8E~図8F、図9G~図9H、図10I~図10J、図11K~図11 L、図12M~図12N、図13、図14を用いて詳細に説明 する。第1実施形態がP型MOSトランジスタに関� ��るものであるのに対し、第2実施形態はCMOS� �の半導体装置に関するものである。なお、� �2実施形態にかかるCMOS型の半導体装置は、レ ーザによる熱処理によってアモルファスシリ コンの膜質を制御する工程の後に、ニッケル シリサイド化を行った、第1ゲート電極を有� �るP型MOSトランジスタを含むものである。

 そうすると、P型MOSトランジスタの第1ゲー� �電極を多価のニッケルシリサイド(Ni ₃ Si等)で構成できるため、P型MOSトランジスタ� �第1ゲート電極に係わるキャパシタと、N型MOS トランジスタの第2ゲート電極に係わるキャ� �シタとのフラットバンド電圧の差を大きく� �ることができる。

<第2実施形態のCMOS型の半導体装置の製造工 程>
 図6A~図12Nは本発明の第2実施形態にかかるCMO S型の半導体装置の製造工程の一部を示す断� �図である。
 図6Aに示すように、P型を有するシリコン基� ��1において、N型不純物をP型MOSトランジスタ� ��成領域1Aにイオン注入する。その後、シリ� �ン基板1をアニールすることで、P型MOSトラン ジスタ形成領域1A及びN型MOSトランジスタ形成 領域1Bを備えるシリコン基板1を用意する。そ の後、例えばLOCOS法、又はSTI法を用い、シリ� ��ン基板1のP型MOSトランジスタ形成領域1Aに各 素子を分離するための素子分離領域2、N型MOS� ��ランジスタ形成領域1Bに各素子を分離する� �めの素子分離領域2をそれぞれ形成する。

 図6Bに示すように、素子分離領域2を形成し� ��シリコン基板1の全面かつ表面に、酸化シリ コン(SiO ₂ )より誘電率が高く、絶縁性をもつハフニウ� �(Hf)系酸化物である高誘電率絶縁膜(high-K膜)� �らなるゲート絶縁膜3を、例えばCVD法により� ��厚約3.5nmで形成する。本実施形態における� �ート絶縁膜3は、例えば窒素添加ハフニウム� ��リケート(HfSiON)、ハフニウムシリケート(HfSi O)からなる。なお、上記のゲート絶縁膜3は通 常のシリコン酸化膜(SiO ₂ )であってもよい。

 図7C~図7Dは、本発明の第2実施形態にかかるC MOS型の半導体装置の製造工程の一部を示す断 面図である。
 図7Cはダミーゲート電極形成工程の要部断� �模式図である。なお、本実施形態に係るゲ� �ト電極形成工程は、ダミーゲート電極4A及び 4Bを形成する工程、ダミーゲート電極4A及び4B を除去する工程、ダミーゲート電極4A及び4B� �除去した箇所にアモルファスシリコンから� �るゲート電極12A及び12Bを形成する工程とか� �なる。ただし、ダミーゲート電極4A及び4Bを� ��成する工程とダミーゲート電極4A及び4Bを除 去する工程間にあるソース・ドレイン領域形 成工程はゲート電極形成工程に含まれない。
 図7Cに示すように、ゲート絶縁膜3の上に、� ��えばCVD(Chemical Vapor Deposition)法を用いてダ� �ーゲート電極4A及び4Bの形成材料であるポリ� ��リコンを膜厚約100nmで堆積する。その後、� �ミーゲート電極4A及び4Bの形成材料であるポ� ��シリコン上に、絶縁膜5A及び5Bの形成材料で ある例えば酸化シリコン(SiO ₂ )を形成する。その後、例えばリソグラフィ� �及び異方性エッチングにより、ゲート絶縁� �3、ポリシリコン、酸化シリコン(SiO ₂ )はP型MOSトランジスタ形成領域1Aにおいて、� �ート絶縁膜3A、ダミーゲート電極4A、絶縁膜5 Aからなるゲート電極の形状にパターニング� �れる。同時に、P型を示すN型MOSトランジスタ 形成領域1Bにおいて、ゲート絶縁膜3、ポリシ リコン、酸化シリコン(SiO ₂ )はゲート絶縁膜3B、ダミーゲート電極4B,絶縁 膜5Bからなるゲート電極の形状にパターニン� ��される。この異方性エッチングにより、ポ� ��シリコンはダミーゲート電極4A及び4Bの形状 にパターニングされる。

 図7Dはダミーゲート電極4A、B各々の両側に� �ース・ドレイン領域を形成する工程の要部� �面模式図である。
 図7Dに示すように、図7Cの構造の形状につい で、N型MOSトランジスタ形成領域1B上にレジス トマスクを形成した後、絶縁膜7Aをマスクに� ��て、シリコン基板1のN型を示すP型MOSトラン� ��スタ形成領域1Aに、P型不純物、例えばB(ボ� �ン)イオンを1~5keVの加速エネルギーの下、5~10 ×10 ¹⁴ [cm ^-2 ]の注入量でイオン注入を行う。その後、窒� �雰囲気中で500℃以上、例えば1000℃の温度で0 ~10秒間アニールを行うことにより、深さ約5nm のエクステンション領域6Bをダミーゲート電� ��4Aの両側に形成する。
 次に、P型MOSトランジスタ形成領域1A上にレ� ��ストマスクを形成した後、シリコン基板1の P型を示すN型MOSトランジスタ形成領域1Bに、N� ��不純物、例えばPイオンを5~15keVの加速エネ� �ギーの下、5~10×10 ¹⁴ [cm ^-2 ]の注入量でイオン注入を行う。その後、窒� �雰囲気中で500℃以上、例えば1000℃の温度で0 ~10秒間アニールを行うことにより、深さ約5nm のエクステンション領域60Bをダミーゲート電 極4Bの両側に形成する。
 その後、例えばCVD法を用いて素子形成領域� ��面に窒化シリコン(SiN)を形成する。そして� �例えば異方性エッチングを用い、P型MOSトラ� ��ジスタ形成領域1Aにおいてはゲート絶縁膜3A 、ダミーゲート電極4A、絶縁膜5Aが積層形成� �れている側面に側壁7Aを形成する。同時に、 N型MOSトランジスタ形成領域1Bにおいてはゲー ト絶縁膜3B、ダミーゲート電極4B、絶縁膜5Bが 積層形成されている側面に側壁7Bを形成する� ��
 その後、N型MOSトランジスタ形成領域1B上に� ��ジストマスクを形成した後、P型MOSトランジ スタ形成領域1Aにおいて、絶縁膜5Aと側壁7Aを マスクにして、P型不純物、例えばB(ボロン)� �オンを5~10keVの加速エネルギーの下、4~8×10 ¹⁴ [cm ^-2 ]の注入量でシリコン基板1のダミーゲート電� ��4Aの両側のP型不純物拡散領域6Aにイオン注� �する。その後、窒素雰囲気中で500℃以上、� �えば1000℃の温度で0~10秒間アニールを行い、 側壁7Aの両側に深さ約20nmのP型不純物拡散領� �6Aを形成する。P型MOSトランジスタ形成領域1A をレジストでマスクした後、N型MOSトランジ� �タ形成領域1Bにおいて、絶縁膜5Bと側壁7Bを� �スクにして、N型不純物、例えばPイオンを10~ 20keVの加速エネルギーの下、5~10×10 ¹⁴ [cm ^-2 ]の注入量でシリコン基板1のダミーゲート電� ��4Bの両側のN型不純物拡散領域60Aにイオン注� ��する。その後、窒素雰囲気中で500℃以上、� ��えば1000℃の温度で0~10秒間アニールを行い� �側壁7Bの両側に深さ約20nmのN型不純物拡散領� ��60Aを形成する。そして、P型MOSトランジスタ 形成領域1A及びN型MOSトランジスタ形成領域1B� ��含む全面に、例えばCVD法やスパッタリング� ��を用いて全面に高温の熱処理に耐性のある� ��とえばコバルト(Co)又はニッケル(Ni)からな� �金属膜8を堆積させる。

 図8E~図8Fは、本発明の第2実施形態にかかるC MOS型の半導体装置の製造工程の一部を示す断 面図である。
 図8Eはソース・ドレイン領域6、60において� �リサイド電極(ソース電極及びドレイン電極) を形成する工程の要部断面模式図である。図 8Eに示すように、図7Dの構造に加えて、P型不� ��物拡散領域6Aにシリサイド電極9A(ソース電� �及びドレイン電極)を、N型不純物拡散領域60A にシリサイド電極9Bを形成する。シリサイド� ��極9Aの形成方法は、P型MOSトランジスタ形成� ��域1A及びN型MOSトランジスタ形成領域1Bを含� �全面に堆積した金属膜8とP型不純物拡散領域 6Aとを1000℃程度の熱処理を10秒行って反応さ� ��る。その後、P型不純物拡散領域6Aにコバル� ��シリサイド又はニッケルシリサイドからな� ��シリサイド電極9Aを約10~20nmの厚みで形成す� ��。同時に、金属膜8とN型不純物拡散領域60A� �を1000℃程度の熱処理を10秒行って反応させ� �N型不純物拡散領域60Aにシリサイド電極9B(ソ� ��ス電極及びドレイン電極)を約10~20nmの厚み� �形成する。
 その後、図示しない全面の未反応の金属膜� ��、例えば硫酸(H ₂ SO ₄ )と過酸化水素(H ₂ O ₂ )の混合液からなる硫酸系の溶液に浸漬して� �去する。このとき、ダミーゲート電極4Aの上 部及び側部は絶縁膜5Aと側壁7A、ダミーゲー� �電極4Bの上部及び側部は絶縁膜5Bと側壁7Bが� �るため、ダミーゲート電極4A及びダミーゲー ト電極4Bはシリサイド化されない。

 図8Fは、ダミーゲート電極4A上の絶縁膜5Aの� ��去工程、及びダミーゲート電極4B上の絶縁� �5Bの除去工程の要部断面模式図である。
 図8Fに示すように、図8Fの構成の形成に次い で、CVD法を用いて、全面に、窒化シリコン(Si N)からなる層間絶縁膜10を成膜する。この層� �絶縁膜10は、ダミーゲート電極4A及び4Bの形� �部より厚く、ダミーゲート電極4Aと絶縁膜5A� ��の合計厚さかつダミーゲート電極4Bと絶縁� �5Bとの合計厚さよりも薄いことが望ましい。 そして、ダミーゲート電極4A上に絶縁膜5Aの� �部を残し、かつダミーゲート電極4B上に絶縁 膜5Bの一部を残すように、層間絶縁膜10上でCM P(Chemical Mechanical Polishing)を行う。その後、� �フッ酸(HF)を用いて、ダミーゲート電極4A上� �絶縁膜5A及びダミーゲート電極4B上の絶縁膜5 Bを除去する。

 図9G~図9Hは、本発明の第2実施形態にかかるC MOS型の半導体装置の製造工程の一部を示す断 面図である。
 図9Gはダミーゲート電極4A及び4Bの除去工程� ��要部断面模式図である。
 図9Gに示すように、有機アルカリ溶液、例� �ばTMAH(Tetra Methyl Ammonium Hydroxide)を用いたウ� ��ットエッチングにより、側壁7A及び層間絶� �膜10に対しダミーゲート電極4Aを、側壁7B及� �層間絶縁膜10に対しダミーゲート電極4Bのみ� ��エッチングする。

 図9Hは、ゲート絶縁膜3A上に不純物が添加さ れていないアモルファスシリコンからなる第 1のゲート電極12Aと、ゲート絶縁膜3B上に不純 物が添加されていないアモルファスシリコン からなる第2のゲート電極12Bとを形成する工� �の要部断面模式図である。
 図9Hに示すように、図9Gの構造に次いで、減 圧CVD法を用いて、例えばシラン(SiH ₄ )20%/ヘリウム(He)80%の希釈ガスを用い、520~540� �でアモルファスシリコンを全面に積層形成� �る。減圧CVD法を用いることにより、アモル� �ァスシリコンに含まれる不純物を可及的に� �らすことができる。本実施形態における不� �物の含有量は1×10 ¹⁸ [cm ^-3 ]以下である。アモルファスシリコンを積層� �成するとき、ダミーゲート電極4Aを囲むよう に形成された側壁7Aの内部、及びダミーゲー� ��電極4Bを囲むように形成された側壁7Bの内部 にアモルファスシリコンが埋め込まれる。そ の後、P型MOSトランジスタ形成領域1A及びN型MO Sトランジスタ形成領域1Bにおいて、側壁7A及� ��側壁7Bと層間絶縁膜10とを露出させるための CMPを行い、アモルファスシリコンからなる第 1のゲート電極12A及び第2のゲート電極12Bを自� ��整合的に形成する。
 アモルファスシリコンをゲート電極12A及び� ��ート電極12Bに使用する理由は、アモルファ� ��シリコンは、ポリシリコンよりも後に述べ� ��アモルファスシリコンの熱処理工程によっ� ��膜質を制御(例えば、シリコンの結晶化の程 度を制御)しやすいため、ニッケル(Ni)の組成� ��及びシリコンの組成比を制御した複数種類� ��シリサイド相からなるニッケルシリサイド� ��形成しやすいからである。

 図10I~図10Jは、本発明の第2実施形態にかか� �CMOS型の半導体装置の製造工程の一部を示す� ��面図である。
 図10Iは、N型MOSトランジスタ形成領域1Bにお� ��る第2のゲート電極12BにN型不純物である砒� �(As)を選択的に注入する工程の要部断面模式� ��である。
 図10Iに示すように、図9Hの構成に加え、P型M OSトランジスタ形成領域1A上にリソグラフィ� �によりレジスト15を形成し、N型MOSトランジ� �タ形成領域1Bを露出させる。次に、レジスト 15をマスクに、N型不純物である砒素(As)を40keV の加速エネルギーの下、1×10 ¹⁶ [cm ^-2 ]の注入量でN型MOSトランジスタ形成領域1Bに� �ける第2のゲート電極12Bにイオン注入し、N型 不純物である砒素(As)を含む第2のゲート電極1 2Bを形成する。

 図10Jは、P型MOSトランジスタ形成領域1Aにお� ��る第1のゲート電極12Aを形成するアモルファ スシリコンの膜質を制御する熱処理工程の要 部断面模式図である。
 図10Jに示すように、図10Iの構成についで、P 型MOSトランジスタ形成領域1Aにおけるレジス� ��15を例えば酸素プラズマアッシャーにより� �去する。その後、例えばCVD法により酸化シ� �コン(SiO ₂ )を全面に形成する。その後、フォトリソグ� �フィー及び異方性エッチングを用い、P型MOS� ��ランジスタ形成領域1Aを選択的に露出する� �うにする。なお、酸化シリコン(SiO ₂ )膜16をN型MOSトランジスタ形成領域1Bにおける 第2のゲート電極12B上に形成することにより� �第1のゲート電極12Aに対する熱処理工程(レー ザ照射)が第2のゲート電極12Bに与える影響を� ��ぐ。その後、第1のゲート電極12Aを形成する アモルファスシリコンの膜質を制御する熱処 理工程を行う。具体的には、第1のゲート電� �12Aを形成するアモルファスシリコンにレー� �を照射してアモルファスシリコンを溶融さ� �、アモルファスシリコンの膜質を制御する� �処理工程を行う。レーザの出力は、例えば10 00~1800[mJ/cm ² ]である。上記のレーザ照射による熱処理の� �果、アモルファスシリコンの膜質、例えば� �シリコンの結晶化の程度が制御される。な� �、結晶化の程度とは、アモルファスシリコ� �を熱処理により多結晶化させた後における� �結晶粒の大きさの程度、結晶粒の配向の程� �等をいう。

 図11K~図11Lは、本発明の第2実施形態にかか� �CMOS型の半導体装置の製造工程の一部を示す� ��面図である。
 図11Kは、N型MOSトランジスタ形成領域1Bにお� ��る酸化シリコン(SiO ₂ )膜16を除去する工程の要部断面模式図である 。
 図11Kに示すように、図10Jに次いで、例えば� ��フッ酸(HF)により、N型MOSトランジスタ形成� �域1Bにおける酸化シリコン(SiO ₂ )膜16を選択的に除去する。

 図11Lは、P型MOSトランジスタ形成領域1Aにお� ��る第1のゲート電極12A上、及びN型MOSトラン� �スタ形成領域1Bにおける第2のゲート電極12B� �にニッケル(Ni)を堆積する工程の要部断面模� ��図である。
 図11Lに示すように、図11Kの構成に次いで、P 型MOSトランジスタ形成領域1Aにおける第1のゲ ート電極12A上、及びN型MOSトランジスタ形成� �域1Bにおける第2のゲート電極12B上を含む全� �に例えばCVD法やスパッタリング法を用い、� �ッケル(Ni)13の膜を膜厚約60nmで積層する。

 図12M~図12Nは、本発明の第2実施形態にかか� �CMOS型の半導体装置の製造工程の一部を示す� ��面図である。
 図12Mは、P型MOSトランジスタ形成領域1Aにお� ��て第1のゲート電極を形成する膜質の制御を したアモルファスシリコンをシリサイド化し たニッケルシリサイドからなる第1のゲート� �極14Aを形成し、かつN型MOSトランジスタ形成� ��域1Bにおいて第2のゲート電極を形成するア� ��ルファスシリコンをシリサイド化したニッ� ��ルシリサイドからなる第2のゲート電極14Bを 形成する工程の要部断面模式図である。
 図12Mに示すように、図11Lに次いで、温度400� ��、60秒間のRTAを行い、第1のゲート電極を形� ��する膜質の制御をしたアモルファスシリコ� ��とニッケル(Ni)13とを反応させてニッケルシ� ��サイドからなる第1のゲート電極14Aを形成し 、かつ第2のゲート電極を形成するアモルフ� �スシリコンとニッケル(Ni)13とを反応させて� �ッケルシリサイドからなる第2のゲート電極1 4Bを形成する。

 図12Nは、未反応ニッケル(Ni)除去工程の要部 断面模式図である。
 図12Nに示すように、図12Mに次いで、P型MOSト ランジスタ形成領域1Aにおけるニッケルシリ� ��イドからなる第1のゲート電極14Aの形成部分 と、N型MOSトランジスタ形成領域1Bにおけるニ ッケルシリサイドからなる第2のゲート電極14 Bの形成部分を例えば硫酸(H ₂ SO ₄ )と過酸化水素(H ₂ O ₂ )の混合液からなる硫酸系の溶液に浸漬し、� �1のゲート電極14A及び第2のゲート電極14Bの上 部に残る未反応ニッケル(Ni)13を除去する。

 この後は、層間絶縁膜、コンタクト、配� ��を形成する工程を得て、本実施形態にかか� ��P型MOSトランジスタ及びN型MOSトランジスタ� �備えるデバイスを完成させればよい。

<第2実施形態のCMOS型の半導体装置が有する 効果>
 図13は、第2実施形態のN型MOSトランジスタに おいて、ニッケルシリサイドからなるゲート 電極の試料深さと砒素(As)濃度の関係を示す� �である。
 図13は、砒素(As)の注入量が等しく、シリコ� ��の結晶性が異なる2つの試料に対して、SIMS(S econdary Ion Mass Spectrometry)を用いて、ニッケ� �シリサイドからなるゲート電極14Bとゲート� �縁膜3Bに含まれる砒素(As)の密度を分析した� �果である。

 まず、ゲート絶縁膜の上に形成した膜厚約1 00nmのポリシリコンに、加速エネルギー40keVの 下、1×10 ¹⁶ [cm ^-3 ]の注入量で砒素(As)をイオン注入した。次い� ��、ポリシリコン上にニッケル(Ni)を堆積し、 RTAによるニッケルシリサイド化を行うことで 第1の試料を形成した。
 一方、ゲート絶縁膜の上に形成した膜厚約1 00nmのアモルファスシリコンに、加速エネル� �ー40keVの下、1×10 ¹⁶ [cm ^-3 ]の注入量で砒素(As)をイオン注入した。次い� ��、アモルファスシリコン上にニッケル(Ni)を 堆積し、RTAによるニッケルシリサイド化を行 うことで第2の試料を形成した。なお、第2の� ��料の形成工程は、本第2実施形態の図12Nにお けるN型MOSトランジスタ形成領域1Bの第2のゲ� �ト電極14Bの製造工程に対応する。
 図13において、第1の試料の砒素(As)密度を黒 四角で示し、第2の試料の砒素(As)密度を黒丸� ��示す。図13のグラフの横軸は、ニッケルシ� �サイドからなるゲート電極における深さ(位� ��)を示しており、深さ0の位置がニッケルシ� �サイドからなるゲート電極の表面である。� �13のグラフの縦軸は、砒素(As)の密度[atoms/cm ³ ]である。
 図13は、第1の試料では、ゲート電極とゲー� ��絶縁膜との界面に、砒素(As)が5×10 ²¹ [atoms/cm ³ ]程度、偏析していることを示す。一方、第2� ��試料では、ゲート電極とゲート絶縁膜との� ��面に、砒素(As)が6×10 ²¹ [atoms/cm ³ ]程度、偏析していることを示す。従って、� �2の試料は、第1の試料と比較して、ニッケル シリサイドからなるゲート電極とゲート絶縁 膜との界面に偏析する砒素(As)の量が多い。� �なわち、本第2実施形態の製造工程によれば� ��通常の製造方法より、多くの砒素(As)を、N� �MOSトランジスタのゲート電極とゲート絶縁� �の界面に偏析できる。

 図14は、本第2実施形態のP型MOSトランジスタ におけるフラットバンド電圧と、本第2実施� �態のN型MOSトランジスタにおけるフラットバ� ��ド電圧を示す。
 図14のグラフの横軸は、レーザの照射によ� �熱処理工程おけるレーザの照射条件又は異� �るN型MOSトランジスタの製造工程によって作� ��した試料の種類を示す。例えば、図14中に� �す1000[mJ/cm ² ]とは、レーザの照射条件を示す。そして、� �ーザの照射条件は、1000[mJ/cm ² ]、1200[mJ/cm ² ]、1500[mJ/cm ² ]、及び1800[mJ/cm ² ]である。それぞれのレーザ照射条件に対応� �た、P型MOSトランジスタにおけるフラットバ� ��ド電圧の値は黒丸で示し、破線で囲ってあ� ��。一方、図13において説明した第1の試料と� ��様な条件により、ゲート電極を形成したN型 MOSトランジスタのフラットバンド電圧を破線 の白丸で示す。また、第2の試料と同様な条� �により、ゲート電極を形成したN型MOSトラン� ��スタのフラットバンド電圧を実線の白丸で� ��す。
 なお、図13において説明した第1の試料とは� ��ゲート絶縁膜3上に形成した膜厚約100nmのポ� ��シリコンに、加速エネルギー40keVの下、1×10 ¹⁶ [cm ^-3 ]の注入量で砒素(As)をイオン注入した後に、R TAによりポリシリコンをニッケルシリサイド� ��したものである。図13において説明した第2� ��試料とは、ゲート絶縁膜3上に形成した膜厚 約100nmのアモルファスシリコンに、加速エネ� ��ギー40keVの下、1×10 ¹⁶ [cm ^-3 ]の注入量で砒素(As)をイオン注入した後に、R TAによりポリシリコンをニッケルシリサイド� ��したものである。
 図14は、P型MOSトランジスタにおいては、レ� ��ザ照射による熱処理工程において、レーザ� ��照射出力が1000[mJ/cm ² ]から1800[mJ/cm ² ]へと推移するのに伴い、P型MOSトランジスタ� ��おけるフラットバンド電圧は-0.43[V]から-0.28 [V]へとプラスの方向に推移することを示す。 すなわち、熱処理によるアモルファスシリコ ンの膜質が変化、例えば、アモルファスシリ コンの結晶化が進むと、P型MOSトランジスタ� �おけるフラットバンド電圧はプラスの方向� �推移することがわかる。上記のようになる� �由は、図4及び図5で説明した理由と同様であ る。
 また、図14はN型MOSトランジスタにおいては� ��第1の試料のN型MOSトランジスタにおけるフ� �ットバンド電圧が-0.60[V]であるのに対し、第 2の試料のN型MOSトランジスタにおけるフラッ� ��バンド電圧は-0.66[V]であることを示す。上� �のようになるのは、第2の試料は、第1の試料 と比較して、ニッケルシリサイドからなるゲ ート電極とゲート絶縁膜との界面に偏析する 砒素(As)の量が多いためと考えられる。
 なお、界面に偏析する砒素(As)の量が多いと 、フラットバンド電圧がシフトするのは、ニ ッケルシリサイドが本来有する仕事関数が変 調することによると考えられる。
 本第2実施形態において、レーザの照射出力 が1000[mJ/cm ² ]である熱処理工程に対応したP型MOSトランジ� ��タにおけるフラットバンド電圧と、第1の試 料で形成したN型MOSトランジスタにおけるフ� �ットバンド電圧との差は0.23[V]であるのに対� ��、レーザの照射出力が1800[mJ/cm ² ]である熱処理工程に対応したP型MOSトランジ� ��タにおけるフラットバンド電圧と、第2の試 料で形成したN型MOSトランジスタにおけるフ� �ットバンド電圧との差は0.38[V]となる。
 すなわち、第2実施形態に係るCMOS型の半導� �装置に係わる、P型MOSトランジスタにおける� ��ラットバンド電圧とN型MOSトランジスタにお けるフラットバンド電圧との差を、P型MOSト� �ンジスタのゲート電極となるアモルファス� �リコンへのレーザ照射の程度、又は、N型MOS� ��ランジスタのゲート電極となるアモルファ� ��シリコンへの砒素(As)の導入量によって制御 することができる。

<第2実施形態のCMOS型の半導体装置の製造方 法のまとめ>
 第2実施形態のCMOS型の半導体装置の製造方� �は、P型MOSトランジスタ及びN型MOSトランジス タを有するCMOS型の半導体装置の製造方法で� �って、N型を示すP型MOSトランジスタ形成領域 とP型を示すN型MOSトランジスタ形成領域を備� ��た基板を用意する工程と、高誘電体絶縁膜� ��らなるゲート絶縁膜を前記基板の表面に形� ��するゲート絶縁膜形成工程と、前記P型MOSト ランジスタ形成領域において前記ゲート絶縁 膜上にアモルファスシリコンからなる第1ゲ� �ト電極と、前記N型MOSトランジスタ形成領域� ��おいて前記ゲート絶縁膜上にアモルファス� ��リコンからなる第2ゲート電極を形成する工 程と、前記第1ゲート電極を構成する前記ア� �ルファスシリコンの膜質を選択的に制御す� �熱処理工程と、その後、前記第1ゲート電極� ��及び前記第2ゲート電極上にニッケル(Ni)を� �積する工程と、前記第1ゲート電極を構成す� ��前記アモルファスシリコン及び前記第2ゲー ト電極を構成する前記アモルファスシリコン に前記ニッケル(Ni)を反応させ、ニッケルシ� �サイドにより、前記第1ゲート電極及び前記� ��2ゲート電極を構成する工程と、を備えるこ とを特徴とする。

 上記の製造方法によれば、熱処理工程によ� ��アモルファスシリコンの膜質を制御すると� ��P型MOSトランジスタにおいて、複数種類の多 価のニッケルシリサイド(Ni ₃ Si等)が混在するニッケルシリサイドからゲー ト電極を形成することができる。そして、前 記アモルファスシリコンの膜質を制御する熱 処理の程度により、複数種類の多価のニッケ ルシリサイド(Ni ₃ Si等)の混在状態を容易に制御ができる。
 また、アモルファスシリコンの膜質を制御� ��る熱処理は、ゲート電極の形状の変更を伴� ��ない。そのため、多価のニッケルシリサイ� ��(Ni ₃ Si等)を含むニッケルシリサイドから構成され るゲート電極と、通常のニッケルシリサイド (NiSi)から構成されるゲート電極とを、簡略に 作りわけることができる。

 なお、第2実施形態のCMOS型の半導体装置の� �造方法は、第2ゲート電極を構成するアモル� ��ァスシリコンに砒素(As)を導入する工程を備 える。その後、ニッケル(Ni)を反応させ、ニ� �ケルシリサイドにより第2ゲートを構成する� ��、第2ゲート電極とゲート絶縁膜との界面に 砒素(As)を偏析させることができる。そして� �偏析する砒素(As)の量を制御することにより� ��N型MOSトランジスタにおけるフラットバンド 電圧をマイナスにシフトするように制御する ことができる。
 なお、界面に偏析する砒素(As)の量が多いと 、フラットバンド電圧がシフトするのは、ニ ッケルシリサイドが本来有する仕事関数が変 調することによると考えられる。
 また、アモルファスシリコンに砒素(As)を導 入する量を、上記の偏析する砒素(As)の量が6� �10 ²¹ 〔cm ^-3 〕以上になるようにすると、N型MOSトランジ� �タにおけるフラットバンド電圧と、P型MOSト� ��ンジスタにおけるフラットバンド電圧の差� ��さらに大きくすることができる。

 さらに、第2実施形態のCMOS型の半導体装� �の製造方法において、前記P型MOSトランジス� ��形成領域において前記ゲート絶縁膜上にア� ��ルファスシリコンからなる第1ゲート電極と 、前記N型MOSトランジスタ形成領域において� �記ゲート絶縁膜上にアモルファスシリコン� �らなる第2ゲート電極を形成する工程は、前� ��第1ゲート電極に対応する第1ダミーゲート� �極と、前記第2ゲート電極に対応する第2ダミ ーゲート電極を形成する工程と、前記第1ダ� �ーゲート電極及び前記第2ダミーゲート電極� ��両側の側面に絶縁物からなる側壁を形成す� ��工程と、前記第1ダミーゲート電極及び前記 第2ダミーゲート電極を除去する工程と、ア� �ルファスシリコンを側壁間のみに埋め込み� �第1ゲート電極及び第2ゲート電極とする工程 から構成される。

 上記のように第1ゲート電極及び第2ゲー� �電極を形成する工程が構成されることによ� �、アモルファスシリコンの膜質を制御する� �処理以外の熱処理が、第1ゲート電極及び第2 ゲート電極上にニッケル(Ni)を堆積する前に� �からないという効果がある。そうすると、� �モルファスシリコンの膜質の制御の効果が� �きくなる効果がある。

<第2実施形態のCMOS型の半導体装置の構造の まとめ>
 第2実施形態のCMOS型の半導体装置は、N型導� ��性を示すP型MOSトランジスタ形成領域及びP� �導電性を示すN型MOSトランジスタ形成領域を� ��えた基板と、前記基板の表面に形成された� ��誘電体絶縁膜からなるゲート絶縁膜と、前� ��P型MOSトランジスタ形成領域において、前記 ゲート絶縁膜上に形成され、複数種類のシリ サイド相が混在しているニッケルシリサイド からなる第1ゲート電極を備えるP型MOSトラン� ��スタと、前記N型MOSトランジスタ形成領域に おいて、前記ゲート絶縁膜上に形成され、ニ ッケルモノシリサイド(NiSi)が主成分であるニ ッケルシリサイドからなる第2ゲート電極を� �えるN型MOSトランジスタと、を有することを� ��徴とする。
 また、N型MOSトランジスタの第2ゲート電極� �絶縁膜の界面には砒素(As)を偏析させている� ��とを特徴とする。なお、上記の界面には6×1 0 ²¹ [cm ^-3 ]以上の砒素(As)を偏析させることが望ましい� ��

 P型MOSトランジスタの第1ゲート電極はニッ� �ルシリサイドから構成されているが、多価� �ニッケルシリサイド(Ni ₃ Si等)を含むことにより、P型MOSトランジスタ� �おけるフラットバンド電圧を所定のものと� �ることができる。従って、P型MOSトランジス� ��の閾値は所定のものとなる。一方、N型MOSト ランジスタの第2ゲート電極は1価のニッケル� ��リサイドから構成されることになり、N型MOS トランジスタにおけるフラットバンド電圧は 、1価のニッケルシリサイドとP型のシリコン� ��板で決定するフラットバンド電圧である。� ��って、N型MOSトランジスタの閾値は1価のニ� �ケルシリサイドとP型のシリコン基板とで決� ��される閾値となる。以上より、P型MOSトラン ジスタにおけるフラットバンド電圧とN型MOS� �ランジスタにおけるフラットバンド電圧の� �を所定のものとするように制御される。
 また、N型MOSトランジスタの第2ゲート電極� �絶縁膜の界面には砒素(As)を偏析させる、特� ��6×10 ²¹ [cm ^-3 ]以上の砒素(As)を偏析させるようにすれば、� ��らにフラットバンド電圧の差を大きくする� ��とができる。

(第3実施形態)
 本発明の第3実施形態を、図15A~図15B、図16C~� ��16D、図17E~図17F、図18G~図18H、図19I~図19J、図2 0K~図20L、図21M~図21N、図22を用いて説明する。 第3実施形態は第2実施形態において熱処理工� ��をレーザ照射による熱処理からRTAによる熱� ��理に変更した実施形態である。すなわち、� ��3実施形態にかかるCMOS型の半導体装置は、RT A(rapid thermal anneal)による熱処理によってア� �ルファスシリコンの膜質を制御する工程の� �に、ニッケルシリサイド化を行った、第1ゲ� ��ト電極を有するP型MOSトランジスタを含むも のである。

 そうすると、P型MOSトランジスタの第1ゲー� �電極を多価のニッケルシリサイド(Ni ₃ Si等)で構成できるため、P型MOSトランジスタ� �第1ゲート電極に係わるキャパシタと、N型MOS トランジスタの第2ゲート電極に係わるキャ� �シタとのフラットバンド電圧の差を大きく� �ることができる。
 図15A~図15B、図16C~図16D、図17E~図17F、図18G~図 18H、図19I~図19J、図20K~図20L、図21M~図21Nは、本 発明の第3実施形態にかかるP型MOSトランジス� ��及びN型MOSトランジスタの製造工程の各要部 断面模式図である。図22は、本発明者による� ��3実施形態にかかるP型MOSトランジスタ及びN� ��MOSトランジスタの各測定データを示す図で� ��る。

<第3実施形態のCMOS型の半導体装置の製造工 程>
 図15AはN型を示すP型MOSトランジスタ形成領� �とP型を示すN型MOSトランジスタ形成領域を備 えた基板を用意する工程の要部断面模式図で ある。図15Aは、N型を示すP型MOSトランジスタ� ��成領域1A及びP型を示すN型MOSトランジスタ形 成領域1Bを有するシリコン基板1、素子分離領 域2を示す。
 図15A~図15Bは、本発明の第3実施形態にかか� �CMOS型の半導体装置の製造工程の一部を示す� ��面図である。
 図15Aに示す構造を形成する工程の詳細を説� ��する。はじめに、P型を有するシリコン基板 1において、N型不純物をP型MOSトランジスタ形 成領域1Aにイオン注入する。その後、シリコ� ��基板1をアニールすることで、P型MOSトラン� �スタ形成領域1A及びN型MOSトランジスタ形成� �域1Bを備えるシリコン基板1を用意する。そ� �後、例えばLOCOS法、又はSTI法を用い、シリコ ン基板1のP型MOSトランジスタ形成領域1Aに各� �子を分離するための素子分離領域2、N型MOSト ランジスタ形成領域1Bに各素子を分離するた� ��の素子分離領域2をそれぞれ形成する。

 図15Bは、高誘電体絶縁膜からなるゲート絶� ��膜3を基板1の上に形成するゲート絶縁膜形� �工程の要部断面模式図である。図15Bは、図15 Aの構成に加えて、高誘電率絶縁膜からなる� �ート絶縁膜3を示す。
 図15Bに示す構造を形成する工程の詳細を説� ��する。素子分離領域2を形成したシリコン基 板1の全面かつ表面に、高誘電率絶縁膜(high-K� ��)からなるゲート絶縁膜3を、例えばCVD法に� �り膜厚約3.5nmで形成する。本実施形態におけ るゲート絶縁膜3は、酸化シリコン(SiO ₂ )より誘電率が高く、絶縁性をもつハフニウ� �(Hf)系酸化物であり、例えば窒素添加ハフニ� ��ムシリケート(HfSiON)、ハフニウムシリケー� �(HfSiO)からなる。なお、上記のゲート絶縁膜3 は通常のシリコン酸化膜(SiO ₂ )であってもよい。

 図16C~図16Dは、本発明の第3実施形態にかか� �CMOS型の半導体装置の製造工程の一部を示す� ��面図である。
 図16CはP型MOSトランジスタ形成領域において ゲート絶縁膜上に不純物が添加されていない アモルファスシリコンからなる第1のゲート� �極を形成し、かつN型MOSトランジスタ形成領� ��においてダミーゲート電極を形成する工程� ��示す要部断面図である。図16Cは、図16Bの構� ��に加えて、P型MOSトランジスタ形成領域1Aに� ��けるゲート絶縁膜3A、アモルファスシリコ� �からなるゲート電極40A、酸化シリコン(SiO ₂ )からなる絶縁膜5Aを示す。N型MOSトランジス� �形成領域1Bにおいては、ゲート絶縁膜3B、ア� ��ルファスシリコンからなるダミーゲート電� ��40B、酸化シリコン(SiO ₂ )からなる絶縁膜5Bを示す。なお、本実施形態 に係るN型MOSトランジスタ領域1Bにおけるゲー ト電極形成工程は、ダミーゲート電極40Bを形 成する工程、ダミーゲート電極40Bを除去する 工程、ダミーゲート電極40Bを除去した箇所に アモルファスシリコンからなるゲート電極12B を形成する工程とからなる。ただし、ダミー ゲート電極4Bを形成する工程とダミーゲート� ��極4Bを除去する工程間にあるソース・ドレ� �ン領域形成工程はゲート電極形成工程に含� �れない。

 図16Cに示す構造を形成する工程の詳細を説� ��する。ゲート絶縁膜3の上に、例えば減圧CVD (Chemical Vapor Deposition)法を用いて、例えばシ� ��ン(SiH ₄ )20%/ヘリウム(He)80%の希釈ガスを用い、520~540� �でゲート電極40A及びダミーゲート電極40Bの� �成材料であるアモルファスシリコンを全面� �膜厚約100nmで堆積する。減圧CVD法を用いるこ とにより、アモルファスシリコンに含まれる 不純物を可及的に減らすことができる。本実 施形態における不純物の含有量は1×10 ¹⁸ [cm ^-3 ]以下である。その後、アモルファスシリコ� �上に、例えばCVD法を用いて絶縁膜5A及び5Bの� ��成材料である例えば酸化シリコン(SiO ₂ )を形成する。
 その後、例えばリソグラフィー及び異方性� ��ッチングにより、ゲート絶縁膜3、アモルフ ァスシリコン、酸化シリコン(SiO ₂ )はP型MOSトランジスタ形成領域1Aにおいて、� �ート絶縁膜3A、ゲート電極40A、絶縁膜5Aから� ��るゲート電極の形状にパターニングされる� ��同時に、N型MOSトランジスタ形成領域1Bにお� ��て、ゲート絶縁膜3B、ダミーゲート電極40B,� ��縁膜5Bからなるゲート電極の形状にパター� �ングされる。

 図16Dはゲート電極及びダミーゲート電極� ��両側にソース・ドレイン領域を形成する工� ��の要部断面模式図である。図16Dは、図16Cの� ��成に加えて、P型MOSトランジスタ形成領域1A� ��おいてエクステンション領域6B及びP型不純� ��拡散領域6Aからなるソース・ドレイン領域6� ��側壁7A、金属膜8を示し、N型MOSトランジスタ 形成領域1Bにおいてエクステンション領域60B� ��びN型不純物拡散領域60Aからなるソース・ド レイン領域60、側壁7B、金属膜8を示す。

 図16Dに示す構造を形成する工程の詳細を説� ��する。図16Cの構造の形状についで、N型MOSト ランジスタ形成領域1B上にレジストマスクを� ��成した後、絶縁膜5Aをマスクにして、N型を� ��すP型MOSトランジスタ形成領域1Aに、P型不純 物、例えばB(ボロン)イオンを1~5keVの加速エネ ルギーの下、5~10×10 ¹⁴ [cm ^-2 ]の注入量でイオン注入を行う。その後、窒� �雰囲気中で500℃以上、例えば1000℃の温度で0 ~10秒間のRTAを行うことにより、深さ約5nmのエ クステンション領域6Bをゲート電極40Aの両側� ��形成する。なお、高温、短時間での熱処理� ��ことを、RTA(Rapid Thermal Annealing:急速高温熱� ��理)という。

 次に、P型MOSトランジスタ形成領域1A上にレ� ��ストマスクを形成した後、P型を示すN型MOS� �ランジスタ形成領域1Bに、N型不純物、例え� �P(リン)イオンを5~15keVの加速エネルギーの下� ��5~10×10 ¹⁴ [cm ^-2 ]の注入量でイオン注入を行う。その後、窒� �雰囲気中で500℃以上、例えば1000℃の温度で0 ~10秒間のRTAを行うことにより、深さ約5nmのエ クステンション領域60Bをダミーゲート電極4B� ��両側に形成する。
 その後、例えばCVD法を用いて素子形成領域� ��面に窒化シリコン(SiN)を形成する。そして� �例えば異方性エッチングを用い、P型MOSトラ� ��ジスタ形成領域1Aにおいてはゲート絶縁膜3A 、ゲート電極40A、絶縁膜5Aが積層形成されて� ��る側面に側壁7Aを形成する。同時に、N型MOS� ��ランジスタ形成領域1Bにおいてはゲート絶� �膜3B、ダミーゲート電極40B、絶縁膜5Bが積層� ��成されている側面に側壁7Bを形成する。

 その後、N型MOSトランジスタ形成領域1B上に� ��ジストマスクを形成した後、P型MOSトランジ スタ形成領域1Aにおいて、絶縁膜5Aと側壁7Aを マスクにして、P型不純物、例えばB(ボロン)� �オンを5~10keVの加速エネルギーの下、4~8×10 ¹⁴ [cm ^-2 ]の注入量でシリコン基板1のゲート電極40Aの� ��側のP型不純物拡散領域6Aにイオン注入する� ��その後、窒素雰囲気中で500℃以上、例えば1 000℃の温度で0~10秒間アニールを行い、側壁7A の両側に深さ約20nmのP型不純物拡散領域6Aを� �成する。P型MOSトランジスタ形成領域1A上に� �ジストマスクを形成した後、N型MOSトランジ� ��タ形成領域1Bにおいて、絶縁膜5Bと側壁7Bを� ��スクにして、N型不純物、例えばP(リン)イオ ンを10~20keVの加速エネルギーの下、5~10×10 ¹⁴ [cm ^-2 ]の注入量でシリコン基板1のダミーゲート電� ��40Bの両側のN型不純物拡散領域60Aにイオン注 入する。その後、窒素雰囲気中で500℃以上、 例えば1000℃の温度で0~10秒間のRTAを行い、側� ��7Bの両側に深さ約20nmのN型不純物拡散領域60A を形成する。そして、P型MOSトランジスタ形� �領域1A及びN型MOSトランジスタ形成領域1Bを含 む全面に、例えばCVD法やスパッタリング法を 用いて全面に高温の熱処理に耐性のあるたと えばコバルト(Co)又はニッケル(Ni)からなる金� ��膜8を堆積させる。

 図17E~図17Fは、本発明の第3実施形態にかか� �CMOS型の半導体装置の製造工程の一部を示す� ��面図である。
 図17EはRTAによりソース・ドレイン領域6、60� ��おいてシリサイド電極(ソース電極及びドレ イン電極)を形成すると同時に、アモルファ� �シリコンの膜質を制御する熱処理工程の要� �断面模式図である。図17Eは、図16Dの構成に� �えて、P型不純物拡散領域6Aに形成されたシ� �サイド電極9A(ソース電極及びドレイン電極)� ��及びN型不純物拡散領域60Aに形成されたシリ サイド電極9B(ソース電極及びドレイン電極)� �示す。

 図17Eに示す構造を形成する工程の詳細を� ��明する。図16Dの構造に加えて、P型不純物拡 散領域6Aにシリサイド電極9Aを、N型不純物拡� ��領域60Aにシリサイド電極9Bを形成する。シ� �サイド電極9Aの形成方法は、全面に堆積した 金属膜8とP型不純物拡散領域6A、及び金属膜8� ��N型不純物拡散領域60Aとを1000℃程度の10秒行 って反応させて例えば1000℃の温度で0~10秒間� ��RTAを行う。その後、P型不純物拡散領域6Aに� ��バルトシリサイド又はニッケルシリサイド� ��らなるシリサイド電極9A、及びN型不純物拡� ��領域60Aにシリサイド電極9Bを約10~20nmの厚み� ��形成する。なお、このRTAにより、ゲート電� ��40A及びダミーゲート電極40Bを形成するアモ� ��ファスシリコンの膜質が同時に制御される� ��すなわち、RTAを行った後では、ゲート電極4 0A及びダミーゲート電極40Bは多結晶化したシ� ��コンにより構成される。なお、アモルファ� ��シリコンをRTAにより多結晶化させる場合で� ��、熱処理により、結晶化の程度、すなわち� ��結晶粒の大きさの程度、結晶粒の配向の程� ��等を制御できることはいうまでもない。

 その後、図示しない全面の未反応の金属膜� ��、例えば硫酸(H ₂ SO ₄ )と過酸化水素(H ₂ O ₂ )の混合液からなる硫酸系の溶液に浸漬して� �去する。このとき、ゲート電極40Aの上部及� �側部は絶縁膜5Aと側壁7A、ダミーゲート電極4 0Bの上部及び側部は絶縁膜5Bと側壁7Bがあるた め、ゲート電極40A及びダミーゲート電極40Bは シリサイド化されない。

 図17Fは、層間絶縁膜の形成工程の要部断面� ��式図である。図17Fは、図17Eの構成に加えて� ��間絶縁膜10を示す。
 図17Fに示す構造を形成する工程の詳細を説� ��する。はじめに、図17Fの構成の形成に次い� ��、CVD法を用いて、全面に、窒化シリコン(SiN )からなる層間絶縁膜10を成膜する。この層間 絶縁膜10は、ゲート電極40A及びダミーゲート� ��極40Bの形成部より厚く、ゲート電極40Aと絶� ��膜5Aとの合計厚さかつダミーゲート電極40B� �絶縁膜5Bとの合計厚さよりも薄いことが望ま しい。そして、ゲート電極4A上に絶縁膜5Aの� �部を残し、かつダミーゲート電極40B上に絶� �膜5Bの一部を残すように、層間絶縁膜10上でC MP(Chemical Mechanical Polishing)を行う。

 図18G~図18Hは、本発明の第3実施形態にかか� �CMOS型の半導体装置の製造工程の一部を示す� ��面図である。
 図18Gは、ダミーゲート電極40B上の絶縁膜5B� �除去工程を示す要部断面図である。図18Gは� �図18Fの構成に加え、P型MOSトランジスタ形成� ��域1A上にレジスト17を形成し、ダミーゲート 電極40B上の絶縁膜5Bを除去した構造を示す。
 図18Gに示す構造を形成する工程の詳細を説� ��する。図18Eの構造に加え、P型MOSトランジス タ形成領域1A上にリソグラフィーによりレジ� ��ト17を形成し、N型MOSトランジスタ形成領域1 Bを露出させる。その後、希フッ酸(HF)を用い� ��、ゲート電極40B上の絶縁膜5Bを除去する。

 図18Hは、ダミーゲート電極40Bの除去工程を� ��す要部断面図である。図18Hは、図18Gの工程� ��次いで、ダミーゲート電極40Bを除去した構� ��を示す。
 図18Hに示す構造を形成する工程の詳細を説� ��する。有機アルカリ溶液、例えばTMAH(Tetra M ethyl Ammonium Hydroxide)を用いたウェットエッチ ングにより、側壁7B及び層間絶縁膜10に対し� �ミーゲート電極40Bのみをエッチングする。

 図19I~図19Jは、本発明の第3実施形態にかか� �CMOS型の半導体装置の製造工程の一部を示す� ��面図である。
 図19Iは、ゲート電極40A上のレジスト17の除� �工程を示す要部断面図である。図19Iは、図18 Hに次いで、P型MOSトランジスタ形成領域1A上� �レジスト17を例えば酸素プラズマアッシャー により除去したところを示す。

 図19Jは、第2のゲート電極を形成するアモル ファスシリコンに、N型不純物である砒素(As)� ��注入する工程の要部断面模式図である。図1 9Jは、図18Iの構成に加え、第2のゲート電極を 形成するアモルファスシリコン18を示す。
 図19Jに示す構造を形成する工程の詳細を説� ��する。図19Iに次いで、例えば減圧CVD法を用� ��て、例えばシラン(SiH ₄ )20%/ヘリウム(He)80%の希釈ガスを用い、520~540� �でゲート電極40A及びゲート電極12Bの形成材� �であるアモルファスシリコン18を全面に堆積 する。アモルファスシリコン18を積層形成す� ��とき、ダミーゲート電極40Bを囲むように形� ��された側壁7Bの内部にアモルファスシリコ� �18が埋め込まれる。次いで、CMP法により、ダ ミーゲート電極40に相当する部分のアモルフ� ��スシリコンを残すように、層間絶縁膜層10� �のアモルファスシリコンを除去すると、ゲ� �ト電極12Bが形成される。次に、N型不純物で� ��る砒素(As)を40keVの加速エネルギーの下、1×1 0 ¹⁶ [cm ^-2 ]の注入量でN型MOSトランジスタ形成領域1Bに� �ける第2のゲート電極12Bにイオン注入する。� ��のとき、P型MOSトランジスタ形成領域1Aのゲ� ��ト電極40A上には絶縁膜5Aがあるため、砒素(A s)はゲート電極40Aにイオン注入されない。
 なお、後の工程で、上記の砒素(As)は、N型MO Sトランジスタの第2のゲート電極12Bをニッケ� ��シリサイドとしたときに、ゲート絶縁膜と� ��界面に偏析する。そして、界面に偏析する� ��素(As)の量が多いと、N型MOSトランジスタに� �けるフラットバンド電圧をシフトさせるこ� �になる。その理由は、N型MOSトランジスタの� ��2のゲート電極12Bを構成するニッケルシリサ イドの本来の仕事関数が変調されることによ ると考えられる。

 図20K~図20Lは、本発明の第3実施形態にかか� �CMOS型の半導体装置の製造工程の一部を示す� ��面図である。
 図20Kは、N型MOSトランジスタの形成領域にお いてダミーゲート電極を囲むように形成され た側壁の内部にアモルファスシリコンを埋め 込み、第2のゲート電極を自己整合的に形成� �たあとで、ゲート電極40A上の絶縁膜5Aを除去 する工程の要部断面模式図である。図20Kは、 図19Jの構成に加え、N型MOSトランジスタの形� �領域1Bにおけるゲート電極12Bとゲート電極40A 上の絶縁膜5Aを除去した構造を示す。
 図20Kに示す構造を形成する工程の詳細を説� ��する。図19Jに次いで、全面に積層したアモ� ��ファスシリコン18に対し、側壁7A及び側壁7B� ��層間絶縁膜10とを露出させるためのCMPを行� �、アモルファスシリコン18からなる第2のゲ� �ト電極12Bを自己整合的に形成する。その後� �希フッ酸(HF)を用いて、ゲート電極40A上の絶� ��膜5Aを除去する。

 図20Lは、P型MOSトランジスタ形成領域1Aにお� ��る第1のゲート電極40A上、及びN型MOSトラン� �スタ形成領域1Bにおける第2のゲート電極12B� �にニッケル(Ni)を堆積する工程の要部断面模� ��図である。図20Lは、図20Kに加えて、ニッケ� ��(Ni)13を示す。
 図20Lに示す構成を形成する工程の詳細を説� ��する。図20Kの構成に次いで、P型MOSトランジ スタ形成領域1Aにおける第1のゲート電極40A上 、及びN型MOSトランジスタ形成領域1Bにおける 第2のゲート電極12B上を含む全面に例えばCVD� �やスパッタリング法を用い、ニッケル(Ni)13� �膜を膜厚約60nmで積層する。

 図21M~図21Nは、本発明の第3実施形態にかか� �CMOS型の半導体装置の製造工程の一部を示す� ��面図である。
 図21Mは、P型MOSトランジスタ形成領域1Aにお� ��て第1のゲート電極を形成する膜質の制御を したアモルファスシリコンとニッケル(Ni)13と を反応させてニッケルシリサイドからなる第 1のゲート電極14Aを形成し、かつN型MOSトラン� ��スタ形成領域1Bにおいて第2のゲート電極を� ��成するアモルファスシリコンとニッケル(Ni) 13とを反応させてニッケルシリサイドからな� ��第2のゲート電極14Bを形成する工程の要部断 面模式図である。図21Mは、図21Lに加えて、ニ ッケルシリサイドからなる第1のゲート電極14 Aとニッケルシリサイドからなる第2のゲート� ��極14Bを示す。
 図21Mに示す構造を形成する工程の詳細を説� ��する。図21Lに次いで、温度400℃、60秒間のRT Aを行い、第1のゲート電極を形成する膜質の� ��御をした電極材料(アモルファスシリコンに 熱処理を加えて得たもの)とニッケル(Ni)13と� �反応させてニッケルシリサイドからなる第1� ��ゲート電極14Aを形成する。同時に、第2のゲ ート電極を形成するアモルファスシリコンと ニッケル(Ni)13とを反応させてニッケルシリサ イドからなる第2のゲート電極14Bを形成する� �

 図21Nは、未反応ニッケル(Ni)除去工程の要部 断面模式図である。図20Mに次いで、未反応ニ ッケル(Ni)13を除去した構造である。
 図21Nに示す構造を形成する工程の詳細を説� ��する。図21Mに次いで、ニッケルシリサイド� ��らなる第1のゲート電極14Aの形成部分と、ニ ッケルシリサイドからなる第2のゲート電極14 Bの形成部分を例えば硫酸(H ₂ SO ₄ )と過酸化水素(H ₂ O ₂ )の混合液からなる硫酸系の溶液に浸漬し、� �1のゲート電極14A及び第2のゲート電極14Bの上 部に残る未反応ニッケル(Ni)13を除去する。
 この後は、層間絶縁膜、コンタクト、配線� ��形成する工程を得て、本実施形態にかかるP 型MOSトランジスタ及びN型MOSトランジスタを� �えるデバイスを完成させればよい。

 図22は、本発明者による第3実施形態にか� ��るP型MOSトランジスタ及びN型MOSトランジス� �の各測定データを示す図である。

 図22は、第3実施形態に係るP型MOSトランジス タにおけるフラットバンド電圧と、N型MOSト� �ンジスタにおけるフラットバンド電圧を示� �。P型MOSトランジスタはRTAによる熱処理工程� ��経たアモルファスシリコンとニッケル(Ni)と を反応させて形成したニッケルシリサイドを 有する。そして、P型MOSトランジスタの上記� �ゲート電極と、ゲート絶縁膜と、しリコン� �板からなるキャパシタのフラットバンド電� �を示す。
 図22のグラフの横軸は、ゲート電極を形成� �るアモルファスシリコンに対して行ったRTA� �る熱処理工程を示している。RTAの条件は、� �1000℃、10秒間である。上記のP型MOSトランジ� ��タにおけるフラットバンド電圧の値は黒丸� ��示し、かつ破線で囲ってある。一方、第3実 施形態に係るN型MOSトランジスタにおけるフ� �ットバンド電圧を実線の白丸で示す。

 図22は、RTAによる熱処理工程を行ったP型MOS� ��ランジスタにおけるフラットバンド電圧は- 0.16[V]であり、N型MOSトランジスタにおけるフ� ��ットバンド電圧は-0.66[V]であることを示す� �また、図22は第3実施形態のP型MOSトランジス� ��におけるフラットバンド電圧と、N型MOSトラ ンジスタにおけるフラットバンド電圧との差 は0.48[V]であることを示す。
 上記のことから、第3実施形態におけるP型MO Sトランジスタにおけるフラットバンド電圧� �、N型MOSトランジスタにおけるフラットバン� ��電圧との差は、第2実施形態におけるP型MOS� �ランジスタにおけるフラットバンド電圧と� �N型MOSトランジスタにおけるフラットバンド� ��圧との差より大きくすることができること� ��わかる。

<第3実施形態のCMOS型の半導体装置の製造方 法のまとめ>
 第3実施形態に係るCMOS型の半導体装置の製� �方法は、N型導電性を示すP型MOSトランジスタ 形成領域及びP型導電性を示すN型MOSトランジ� ��タ形成領域を備えた基板を用意する工程と� ��高誘電体絶縁膜からなるゲート絶縁膜を基� ��の表面に形成するゲート絶縁膜形成工程と� ��P型MOSトランジスタ形成領域及びN型MOSトラ� �ジスタ形成領域においてゲート絶縁膜上に� �モルファスシリコンからなる第1ゲート電極� ��形成すると同時にN型MOSトランジスタ形成領 域においてダミーゲート電極を形成する工程 と、第1ゲート電極及びダミーゲート電極の� �壁部分に第1ゲート電極及びダミーゲート電� ��を囲むように絶縁物からなる側壁を形成す� ��工程と、アモルファスシリコンの膜質を制� ��する熱処理工程と、N型MOSトランジスタの形 成領域においてダミーゲート電極を除去する 工程と、N型MOSトランジスタの形成領域にお� �てダミーゲート電極を囲むように形成され� �側壁の内部にアモルファスシリコンを埋め� �み、第2ゲート電極を自己整合的に形成する� ��程と、その後、第1ゲート電極及び第2ゲー� �電極の上にニッケル(Ni)を堆積する工程と、� ��1ゲート電極を構成する膜質が制御された前 記アモルファスシリコン及び第2のゲート電� �を構成する前記アモルファスシリコンと、� �ッケル(Ni)とからそれぞれニッケルシリサイ� ��を形成する工程と、を備える。
 P型MOSトランジスタ形成領域において第1ゲ� �ト電極におけるアモルファスシリコンの膜� �を制御する工程が、RTAによる熱処理である� �め、ゲート電極の形状を変更するものでは� �い。そのため、多価のニッケルシリサイド(N i ₃ Si等)を含むニッケルシリサイドから構成され るゲート電極と、通常のニッケルシリサイド (NiSi)から構成されるゲート電極とを、簡略に 作りわけることができる。
 第3実施形態におけるCMOS型の半導体装置の� �造方法によれば、アモルファスシリコンを� �層形成するとき、N型MOSトランジスタ形成領� ��においてダミーゲート電極を囲むように形� ��された側壁の内部にアモルファスシリコン� ��埋め込まれて第2ゲート電極が形成される。 そのため、N型MOSトランジスタ形成領域にお� �てアモルファスシリコンからなる第2ゲート� ��極を自己整合的に形成できる。

<第3実施形態のCMOS型の半導体装置の構造の まとめ>
 第3実施形態のCMOS型の半導体装置は、N型導� ��性を示すP型MOSトランジスタ形成領域及びP� �導電性を示すN型MOSトランジスタ形成領域を� ��えた基板と、前記基板の表面に形成された� ��誘電体絶縁膜からなるゲート絶縁膜と、前� ��P型MOSトランジスタ形成領域において、前記 ゲート絶縁膜上に形成され、複数種類のシリ サイド相が混在しているニッケルシリサイド からなる第1ゲート電極を備えるP型MOSトラン� ��スタと、前記N型MOSトランジスタ形成領域に おいて、前記ゲート絶縁膜上に形成され、ニ ッケルモノシリサイド(NiSi)が主成分であるニ ッケルシリサイドからなる第2ゲート電極を� �えるN型MOSトランジスタと、を有することを� ��徴とする。
 また、N型MOSトランジスタの第2ゲート電極� �絶縁膜の界面には砒素(As)を偏析させている� ��とを特徴とする。なお、上記の界面には6×1 0 ²¹ [cm ^-3 ]以上の砒素(As)を偏析させることが望ましい� ��
 以上より、第3実施形態のCMOS型の半導体装� �の構造と、第2実施形態のCMOS型の半導体装置 の構造は、同一となるため、同一の効果を奏 する。