本发明涉及半导体技术领域，具体地涉及包括 金属栅和高 K栅介质的 P型 MOSFET 及其制造方法。 背景技术

随着半导体技术的发展， 金属氧化物半导体场效应晶体管 （MOSFET ) 的特征尺 寸不断减小。 MOSFET的尺寸缩小导致栅电流泄漏的严重问题。 高 K栅介质的使用使 得可以在保持等效氧化物厚度（EOT )不变的情形下增加栅介质的物理厚度， 因而可 以降低栅隧穿漏电流。 然而， 传统的多晶硅栅与高 K栅介质不兼容。 金属栅与高 K 栅介质一起使用不仅可以避免多晶硅栅的耗尽 效应， 减小栅电阻， 还可以避免硼穿 透， 提高器件的可靠性。 因此， 金属栅和高 K栅介质的组合在 MOSFET中得到了广泛 的应用。 金属栅和高 K栅介质的集成仍然面临许多挑战， 如热稳定性问题、 界面态 问题。特别是由于费米钉扎效应， 采用金属栅和高 K栅介质的 MOSFET难以获得适当 低的阈值电压。

为了获得合适的阈值电压， P型 MOSFET的有效功函数应当在 Si的导带底附近 ( 5. 2eV左右）。对于 P型 M0SFET, 期望选择合适的金属栅和高 K栅介质的组合以实 现所需的阈值电压。然而， 仅仅通过材料的选择获得如此高的有效功函数 是困难的。 发明内容

本发明的目的是提供一种改进的 P型 MOSFET及其方法，其中可以在制造过程调 节 P型 MOSFET的有效功函数。

根据本发明的一方面， 提供一种 P型 MOSFET的制造方法， 所述方法包括： 在半 导体衬底中形成源 /漏区； 在半导体衬底上形成界面氧化物层； 在界面氧化物层上形 成高 K栅介质； 在高 K栅介质上形成第一金属栅层； 通过共形掺杂在第一金属栅层 中注入掺杂剂； 以及进行退火以改变栅叠层的有效功函数， 其中栅叠层包括第一金 属栅层、 高 K栅介质和界面氧化物层。 在优选的实施例中， 在 P型 MOSFET的金属栅 层注入用于增加有效功函数的掺杂剂。

根据本发明的另一方面， 提供一种 P型 MOSFET , 包括： 位于半导体衬底中的源 /漏区； 位于半导体衬底上的界面氧化物层； 位于界面氧化物层上的高 K栅介质； 以 及位于高 K栅介质上的第一金属栅层， 其中掺杂剂分布在高 K栅介质与第一金属栅 层之间的上界面和高 K栅介质与界面氧化物之间的下界面处， 并且在高 K栅介质与 界面氧化物之间的下界面处通过界面反应产生 电偶极子， 从而改变栅叠层的有效功 函数， 其中栅叠层包括第一金属栅层、 高 K栅介质和界面氧化物层。

根据本发明， 一方面， 在高 K栅介质的上界面处聚积的掺杂剂改变了金属� �的 性质， 从而可以有利地调节 P型 MOSFET的有效功函数。 另一方面， 在高 K栅介质的 下界面处聚积的掺杂剂通过界面反应还形成合 适极性的电偶极子， 从而可以进一步 有利地调节 P型 MOSFET的有效功函数。 该方法获得的 P型 MOSFET的性能表现出良 好的稳定性和显著的调节金属栅的有效功函数 的作用。 附图说明

为了更好的理解本发明， 将根据以下附图对本发明进行详细描述：

图 1至 11示意性地示出根据本发明的方法的一个实施� ��在制造 P型 MOSFET的 各个阶段的半导体结构的截面图。 具体实施方式

以下将参照附图更详细地描述本发明。 在下文的描述中， 无论是否显示在不同 实施例中， 类似的部件采用相同或类似的附图标记表示。 在各个附图中， 为了清楚 起见， 附图中的各个部分没有按比例绘制。

在下文中描述了本发明的许多特定的细节， 例如器件的结构、 材料、 尺寸、 处 理工艺和技术， 以便更清楚地理解本发明。 但正如本领域的技术人员能够理解的那 样， 可以不按照这些特定的细节来实现本发明。 除非在下文中特别指出， 半导体器 件中的各个部分可以由本领域的技术人员公知 的材料构成， 或者可以采用将来开发 的具有类似功能的材料。

在本申请中， 术语 "半导体结构"指在经历制造半导体器件的各个� ��骤后形成 的半导体衬底和在半导体衬底上已经形成的所 有层或区域。 术语 "源 /漏区"指一个 MOSFET的源区和漏区二者， 并且采用相同的一个附图标记标示。 术语 "正掺杂剂" 是指用于 P型 MOSFET的可以增加有效功函数的掺杂剂。

根据本发明的一个实施例， 参照图 1至 11说明制造 P型 MOSFET的方法， 其中 示出该方法的各阶段形成的半导体结构的截面 图。

在图 1中所示的半导体结构已经完成了一部分 CMOS工艺。在半导体衬底 101(例 如， Si衬底）中的一定深度位置形成 P型 MOSFET的 N阱 102。在图 1所示的示例中， 将 N阱 102示出为矩形， 但实际上 N阱 102可能没有清晰的边界， 并且可能由半导 体衬底 101的一部分隔开。 浅沟槽隔离 103限定 P型 MOSFET的有源区。

然后， 通过已知的沉积工艺， 如电子束蒸发 （EBM)、 化学气相沉积 （CVD)、 原 子层沉积 （ALD)、 溅射等， 在半导体结构的表面上形成假栅极电介质 104 (例如， 氧化硅或氮化硅）。在一个示例中，假栅极电 介质 104为约 0. 8-1. 5nm厚的氧化硅层。 进一步地， 通过上述已知的沉积工艺， 在假栅极电介质 104的表面上形成假栅导体 105 (例如， 多晶硅或非晶硅层 （a -Si ))， 如图 2所示。

然后， 例如通过旋涂在假栅极电介质 104上形成光致抗蚀剂层 PR1， 并通过其 中包括曝光和显影的光刻工艺将光致抗蚀剂层 PR1形成用于限定栅叠层的形状 （例 如， 条带） 的图案。

采用光致抗蚀剂层 PR1作为掩模， 通过干法蚀刻， 如离子铣蚀刻、 等离子蚀刻、 反应离子蚀刻、 激光烧蚀， 或者通过使用蚀刻剂溶液的湿法蚀刻， 选择性地去除假 栅导体 105的暴露部分， 形成 P型 MOSFET的假栅导体 105， 如图 3所示。 在图 3所 示的示例中， P型 MOSFET的假栅导体 105是条带图案， 但假栅导体 105也可以是其 他形状。

然后， 通过在溶剂中溶解或灰化去除光致抗蚀剂层 PR1。 采用假栅导体 105作 为硬掩模进行离子注入以形成 P型 MOSFET的延伸区。在优选的示例中， 还可以进一 步进行离子注入以形成 P型 MOSFET的暈圈区 （halo)。

通过上述已知的沉积工艺， 在半导体结构的表面上形成氮化物层。 在一个示例 中， 该氮化物层为厚度约 5-30nm的氮化硅层。 通过各向异性的蚀刻工艺（例如， 反 应离子蚀刻）， 去除氮化物层的横向延伸的部分， 使得氮化物层位于假栅导体 105的 侧面上的垂直部分保留， 从而形成栅极侧墙 106。 结果， 栅极侧墙 106 围绕假栅导 采用假栅导体 105及其栅极侧墙 106作为硬掩模， 进行离子注入以形成源 /漏， 从而形成 P型 MOSFET的源 /漏区 107， 如图 4所示。 在用于形成源 /漏区的离子注入 之后， 可以在大约 1000-1100 °C的温度下进行快速退火 （spike anneal ), 和 /或激 光退火 （laser anneal ) 以激活掺杂离子。

然后， 采用假栅导体 105及其栅极侧墙 106作为硬掩模， 选择性地去除假栅极 电介质 104的暴露部分， 从而暴露 P型 MOSFET的 N阱 102的一部分表面， 如图 5所 示。 结果， 剩余部分的假栅极电介质 104位于假栅导体 105下方。

然后， 通过上述已知的沉积工艺， 在半导体结构的表面上形成共形的第一绝缘 层 （例如， 氮化硅） 108， 如图 6所示。 第一绝缘层 108覆盖 P型 MOSFET的假栅导 体 105和 N阱 102。 在一个示例中， 第一绝缘层 108是厚度约 5_30nm的氮化硅层。

然后， 通过上述已知的沉积工艺， 在半导体结构的表面上形成覆盖的第二绝缘 层 （例如， 氧化硅） 109。 第二绝缘层 109覆盖第一绝缘层 108并且填充假栅导体 105之间的开口。 进行化学机械抛光 （CMP) 以平整半导体结构的表面。 CMP去除第 一绝缘层 108和第二绝缘层 109位于假栅导体 105上方的部分， 并且可以进一步去 除假栅导体 105以及栅极侧墙 106的一部分。 结果， 半导体结构不仅获得平整的表 面并且暴露假栅导体 105， 如图 7所示。 第一绝缘层 108和第二绝缘层 109—起作 为层间介质层。

然后， 以第一绝缘层 108、 第二绝缘层 109以及栅极侧墙 106作为硬掩模， 通 过干法蚀刻， 如离子铣蚀刻、 等离子蚀刻、 反应离子蚀刻、 激光烧蚀， 或者通过其 中使用蚀刻剂溶液的湿法蚀刻， 选择性地去除假栅导体 105， 并且进一步去除假栅 极电介质 104的位于假栅导体 105的部分， 如图 8所示。 在一个示例中， 假栅导体 105由多晶硅组成， 在该蚀刻中， 通过其中使用合适的蚀刻剂 （例如甲基氢氧化铵， 缩写为 TMAH) 溶液的湿法蚀刻去除。 该蚀刻形成暴露 P型 MOSFET的 N阱 102的顶 部表面和侧壁的栅极开口。

然后， 通过化学氧化或附加的热氧化， 在 P型 MOSFET的 N阱 102的暴露表面上 形成界面氧化物层 110 (例如， 氧化硅）。 在一个示例中， 通过在约 600-900°C的温 度下进行 20— 120s的快速热氧化形成界面氧化物层 110。 在另一个示例中， 通过含 臭氧 （0 ₃ ) 的水溶液中进行化学氧化形成界面氧化物层 110。

优选地， 在形成界面氧化物层 110之前， 对 P型 MOSFET的 N阱 102的表面进行 清洗。 该清洗包括首先进行常规的清洗， 然后浸入包括氢氟酸、 异丙醇和水的混合 溶液中， 然后采用去离子水冲洗， 最后甩干。 在一个示例中， 该混合溶液的成分为 氢氟酸： 异丙醇： 水的体积比约为 0. 2-1. 5%: 0. 01-0. 10%： 1， 并且浸入时间约为 1-10分钟。 该清洗可以获得 P型 MOSFET的 N阱 102的洁净的表面， 抑制硅表面自 然氧化物的生成和颗粒污染， 从而有利于形成高质量的界面氧化物层 110。

然后，通过已知的沉积工艺，如 ALD (原子层沉积）、 CVD (化学气相沉积）、 M0CVD (金属有机化学气相沉积）、 PVD (物理气相沉积）、 溅射等， 在半导体结构的表面上 依次形成共形的高 K栅介质 111和第一金属栅层 112， 如图 9所示。

高 K栅介质 111由介电常数大于 Si0 ₂ 的合适材料构成， 例如可以是选自 Zr0 ₂ 、 ZrON、 ZrSiON、 HfZrO、 HfZrON、 HfON、 Hf0 ₂ 、 HfA10、 HfA10N、 HfSiO、 HfSiON、 HfLaO HfLaON及其任意组合的一种。 第一金属栅层 112由可以用于形成金属栅的合适材料 构成， 例如可以是选自 TiN、 TaN、 MoN、 WN、 TaC和 TaCN的一种。 在一个示例中， 界面氧化物层 110例如是厚度约为 0. 2-0. 8 nm的氧化硅层。 高 K栅介质 111例如是 厚度约 2-5nm的 Hf0 ₂ 层， 第一金属栅层 112例如是厚度约 1-lOnm的 TiN层。

优选地， 在形成高 K栅介质 111和形成第一金属栅层 112之间还可以包括高 K 栅介质沉积后退火 （post deposition annealing), 以改善高 K栅介质的质量， 这 有利于随后形成的第一金属栅层 112 获得均匀的厚度。 在一个示例中， 通过在 500-1000°C的温度进行 5-lOOs的快速热退火作为沉积后退火。

然后， 采用共形掺杂 （conformal doping) 在 P型 MOSFET的有源区的第一金属 栅层 112中注入正掺杂剂， 如图 10所示。用于金属栅的正掺杂剂可以是选自 In、 B、 BF ₂ 、 Ru、 W、 Mo、 Al、 Ga、 Pt 的一种。 控制离子注入的能量和剂量， 使得注入的掺 杂剂仅仅分布在第一金属栅层 112中， 而没有进入高 K栅介质 111， 并且控制离子 注入的能量和剂量， 使得第一金属栅层 112具有合适的掺杂深度和浓度以获得期望 的阈值电压。 在一个示例中， 离子注入的能量约为 0. 2KeV-30KeV， 剂量约为 1E13- lE15cm— ² 。

然后，通过上述已知的沉积工艺，在半导体结 构的表面上形成第二金属栅层 113。 以第二绝缘层 109作为停止层进行化学机械抛光 （CMP)， 以去除高 K栅介质 111、 第一金属栅层 112、 第二金属栅层 113位于栅极开口外的部分， 而仅仅保留位于栅 极开口内的部分， 如图 11所示。第二金属栅层可以由与第一金属栅层� ��同或不同的 材料组成， 例如可以是选 § W、 TiN、 TaN、 MoN、 WN、 TaC禾 P TaCN的一种。 在一个示 例中， 第二金属栅层例如是厚度约 2-30nm的 W层。 在图中示出 P型 MOSFET的栅叠 层包括第二金属栅层 113、第一金属栅层 112、高 K栅介质 111和界面氧化物层 110。 在针对金属栅的掺杂的步骤之后， 例如在形成第二金属栅层 113之前或之后， 在惰性气氛 （例如 N ₂ ) 或弱还原性气氛 （例如 N ₂ 和 的混合气氛） 中进行退火。 在 一个示例中， 在炉中进行退火， 退火温度约为 350°C-700°C， 退火时间约为 5-30分 钟。 退火驱使注入的掺杂剂扩散并聚积在高 K栅介质 111的上界面和下界面处， 并 且进一步在高 K栅介质 111的下界面处通过界面反应形成电偶极子。 这里， 高 K栅 介质 111的上界面是指其与上方的第一金属栅层 112之间的界面， 高 K栅介质 111 的下界面是指其与下方的界面氧化物层 110之间的界面。

该退火改变了掺杂剂的分布。 一方面， 在高 K栅介质 111的上界面处聚积的掺 杂剂改变了金属栅的性质， 从而可以有利地调节 P型 M0SFET的有效功函数。 另一方 面， 在高 K栅介质 111的下界面处聚积的掺杂剂通过界面反应还形 成合适极性的电 偶极子， 从而可以进一步有利地调节 P型 M0SFET的有效功函数。 结果， P型 M0SFET 的栅叠层的有效功函数可以在 4. 8 ^至5. 2 eV的范围内改变。

在上文中并未描述制造半导体器件的所有细节 ， 例如源 /漏接触、 附加的层间电 介质层和导电通道的形成。本领域的技术人员 熟知形成上述部分的标准 CMOS工艺以 及如何应用于上述实施例的半导体器件中， 因此对此不再详述。

以上描述只是为了示例说明和描述本发明， 而非意图穷举和限制本发明。 因此， 本发明不局限于所描述的实施例。 对于本领域的技术人员明显可知的变型或更改 ， 均在本发明的保护范围之内。