图 1为中国专利 201010254185.0中提出的一种半导体存储器， 其中， 半导 体衬底 301可以为单晶硅或者为绝缘体上的硅， 且被低浓度的 n型或 p型杂质 掺杂过。 源区 302与漏区 303的掺杂类型相同， 且与半导体衬底 301的掺杂类 型相反。 掺杂区 304具有与半导体衬底 301相反的掺杂类型， 且其掺杂浓度明 显低于漏区 303 的掺杂浓度。 作为电荷存储节点的具有导电性的浮栅区 306通 常与源区 302、漏区 303的掺杂类型相反，且与半导体衬底 301的掺杂类型相同。 浮栅区 306中的杂质会扩散至掺杂区 304内形成扩散区 305。源区导电层 315和 漏区导电层 316可以为金属、 合金或者为掺杂的多晶硅。 第一层绝缘薄膜 308 和第二层绝缘薄膜 309可以为二氧化硅、 氮化硅、 氮氧化硅或者高介电常数的 绝缘材料。 栅极侧墙 314 为二氧化硅或者氮化硅材料的绝缘薄膜。 扩散区 305 与掺杂区 304构成 p-n结二极管， 该 p-n结二极管与绝缘薄膜 309、 控制栅 307 构成一个以控制栅 307为栅极的栅控 p-n结二极管，该栅控 p-n结二极管的阳极 与浮栅区 306相连接， 阴极与漏区 303相连接； 或者， 该 p-n结栅控二极管的阴 极与浮栅区 306相连接， 阳极与漏区 303相连接。 同时， 通过栅控 p-n结二极管 对浮栅区 306进行充电或放电可以改变储存在浮栅区 306内的电荷数量， 此电 荷数量决定了半导体存储器器件的逻辑状态。

中国专利 201010254185.0中提出的半导体存储器， 控制栅 307仅仅位于浮 栅区 306的上表面之上且延伸至所述 p-n结二极管之上。当半导体器件工艺进入 到 65纳米技术节点及以下， 控制栅 307在浮栅区 306的上表面与浮栅区 306的 接触面积急剧减少， 使得控制栅 307对浮栅区 306的电容耦合率降低， 在对数 据进行读写时需要较高的操作电压， 提高了芯片功耗。 发明内容 鉴于上述现有技术存在的缺陷， 本发明的目的是提出一种平面沟道的半导 体器件及其制造方法。

本发明的目的将通过以下技术方案得以实现：

一种平面沟道的半导体器件， 包括：

在第一种掺杂类型的半导体衬底上形成的第一 层绝缘薄膜和第一种掺杂类 型的浮栅；

在所述第一层绝缘薄膜中形成的一个浮栅开口 ， 在所述半导体衬底内且位 于所述浮栅开口之下形成的第二种掺杂类型的 第二掺杂阱；

在所述半导体衬底内形成的第二种掺杂类型的 源极和漏极， 所述漏极位于 所述第二掺杂阱内；

通过所述浮栅开口在所述浮栅和漏极之间形成 的一个 p-n结二极管； 在所述浮栅的上表面及两侧形成的第二层绝缘 薄膜和控制栅，所述 p-n结二 极管、第二层绝缘薄膜和控制栅形成一个以所 述控制栅为栅极的栅控 p-n结二极 管。 优选的， 上述的一种平面沟道的半导体器件， 其中： 所述源极与第二掺杂 阱之间的半导体衬底部分形成电流沟道区。 优选的， 上述的一种平面沟道的半导体器件， 其中： 还包括在形成所述第 二掺杂阱的同时， 在所述源极的一侧形成的第一掺杂阱， 所述源极形成于所述 第一掺杂阱内， 所述第一掺杂阱与第二掺杂阱之间的半导体衬 底部分形成电流 沟道区。 优选的， 上述的一种平面沟道的半导体器件， 其中： 所述 p-n结二极管的阳 极与所述浮栅相连接， 所述 p-n结二极管的阴极与所述漏极相连接； 或者， 所述 p-n结二极管的阴极与所述浮栅相连接， 所述 p-n结二极管的阳极与所述漏极相 连接。 优选的， 上述的一种平面沟道的半导体器件， 其中： 所述第一层绝缘薄膜 和第二层绝缘薄膜分别为二氧化硅、 氮化硅、 氮氧化硅、 具有高介电常数值的 绝缘材料或者它们之间的叠层中的任意一种， 其物理厚度范围为 1纳米 -20纳米。 优选的， 上述的一种平面沟道的半导体器件， 其中： 所述浮栅为多晶硅、 钨或者氮化钛中的任意一种。 优选的， 上述的一种平面沟道的半导体器件， 其中： 所述控制栅为多晶硅 控制栅或者金属控制栅中的任意一种。 优选的， 上述的一种平面沟道的半导体器件， 其中： 所述第一种掺杂类型 为 n型， 所述第二种掺杂类型为 p型； 或者， 所述第一种掺杂类型为 p型， 所 述第二种掺杂类型为 n型。 优选的， 上述的一种平面沟道的半导体器件， 其中： 所述源极和漏极为分 别在所述半导体衬底内形成的高掺杂浓度的掺 杂区。 优选的， 上述的一种平面沟道的半导体器件， 其中： 所述源极和漏极分别 为锗化硅或者碳化硅中的任意一种。 如上所述的一种平面沟道的半导体器件的制造 方法， 包括：

在第一种掺杂类型的半导体衬底内形成第二种 掺杂类型的第二掺杂阱； 在所述半导体衬底的表面形成第一层绝缘薄膜 ， 并刻蚀所述第一层绝缘薄 膜形成一个浮栅开口， 所述浮栅开口位于所述第二掺杂阱之上；

在已形成的结构的表面淀积第一种掺杂类型的 第一层导电薄膜；

刻蚀所述第一层导电薄膜形成浮栅， 所述浮栅覆盖所述浮栅开口； 在已形成的结构的表面淀积第二层绝缘薄膜；

在所述第二层绝缘薄膜之上淀积一层掺杂的多 晶硅；

刻蚀所述掺杂的多晶硅， 刻蚀后剩余的掺杂的多晶硅形成多晶硅控制栅 ， 所述多晶硅控制栅在所述浮栅的上表面及两侧 覆盖并包围所述浮栅；

在所述多晶硅控制栅的两侧形成栅极侧墙； 在所述多晶硅控制栅的两侧的半导体衬底内形 成自对准的源极和漏极。 优选的， 上述的平面沟道的半导体器件的制造方法， 其中： 所述源极和漏 极是通过离子注入工艺在半导体衬底内形成高 掺杂浓度的源极和漏极。 优选的， 上述的平面沟道的半导体器件的制造方法， 其中： 所述源极和漏 极是先在多晶硅控制栅的两侧对半导体衬底进 行源、 漏刻蚀， 再通过外延工艺 生长碳化硅或者锗化硅材料的源极和漏极。 如上所述的平面沟道的半导体器件的制造方法 ， 还包括：

覆盖所形成的结构淀积一层层间介质材料， 之后进行抛光直至露出所述多 晶硅控制栅；

刻蚀掉所述多晶硅控制栅；

在所形成结构的表面淀积金属栅材料；

进行抛光使得抛光后的金属栅材料占据原来的 多晶硅控制栅的位置， 从而 形成金属控制栅。 优选的， 上述的平面沟道的半导体器件的制造方法， 其中： 刻蚀掉所述多 晶硅控制栅后， 保留或者刻蚀掉第二层绝缘薄膜， 然后淀积第四层绝缘薄膜和 金属栅材料。

优选的， 上述的平面沟道的半导体器件的制造方法， 其中： 所述第四层绝 缘薄膜为二氧化硅、 氮化硅、 氮氧化硅、 具有高介电常数值的绝缘材料或者它 们之间的叠层中的任意一种， 其物理厚度范围为 1纳米 -20纳米。

本发明的突出效果为： 本发明的一种平面沟道的半导体器件用浮栅存 储信 息， 并通过一个以控制栅为栅极的栅控 p-n结二极管对浮栅进行充电或者放电。 本发明的平面沟道的半导体器件的控制栅在浮 栅的上表面及两侧覆盖并包围浮 栅， 即使在先进工艺中也可以有效的增大控制栅与 浮栅的接触面积， 从而使得 控制栅对浮栅的电容耦合率提高， 在对数据进行读写时只需要较低的操作电压 便可以实现， 降低了芯片功耗。 本发明的平面沟道的半导体器件可以通过先栅 工艺和后栅工艺制造， 而且可以自对准的形成源极和漏极， 工艺过程简单， 易 于控制。 以下便结合实施例附图， 对本发明的具体实施方式作进一步的详述， 以使 本发明技术方案更易于理解、 掌握。 附图说明 图 1为中国专利 201010254185.0中提出的一种半导体存储器的剖面� ��； 图 2为本发明的一种平面沟道的半导体器件的第� �个实施例的剖面图； 图 3为图 2所示的平面沟道的半导体器件的转移特性曲� �图；

图 4为本发明的一种平面沟道的半导体器件的第� �个实施例的剖面图； 图 5至图 11是本发明的一种平面沟道的半导体器件的制� ��方法的第一个实 施例的工艺流程图；

图 12至图 15是本发明的一种平面沟道的半导体器件的制� ��方法的第二个 实施例的工艺流程图；

图 16是本发明的双存储单元的平面沟道的半导体� ��件的一个实施例的剖面 图；

图 17是本发明的由多个平面沟道的半导体器件组� ��的存储单元阵列的电路 示意图。 具体实施方式 下面结合附图与具体实施方式对本发明作进一 步详细的说明。 在图中， 为 了方便说明， 放大了层和区域的厚度， 所示大小并不代表实际尺寸。 参考图是 本发明的理想化实施例的示意图， 本发明所示的实施例不应该被认为仅限于图 中所示区域的特定形状， 而是包括所得到的形状， 比如制造引起的偏差。 例如 刻蚀得到的曲线通常具有弯曲或圆润的特点， 但在本发明的实施例中， 均以矩 形表示， 图中的表示是示意性的， 但这不应该被认为是限制本发明的范围。 同 时在下面的描述中， 所使用的术语衬底可以理解为包括正在工艺加 工中的半导 体晶片， 可能包括在其上所制备的其它薄膜层。

图 2 是本发明的平面沟道的半导体器件的第一个实 施例， 它是沿该器件电 流沟道长度方向的剖面图。 如图 2所示， 本实施例的平面沟道的半导体器件包 括一个具有第一种掺杂类型的半导体衬底 200，半导体衬底 200可以为硅或者绝 缘体上的硅中的任意一种。 第一种掺杂类型可以为 n型掺杂， 也可以为 p型掺 杂。 在半导体衬底 200上形成的第一层绝缘薄膜 203和第一种掺杂类型的浮栅 205， 第一层绝缘薄膜 203可以为二氧化硅、 氮化硅、 氮氧化硅、 具有高介电常 数值的绝缘材料或者它们之间的叠层中的任意 一种， 高介电常数的绝缘材料包 括但不局限于为氧化铪， 其物理厚度范围为 1纳米 -20纳米。 浮栅 205可以为多 晶硅、 钨或者氮化钛中的任意一种。 在第一层绝缘薄膜 203 中形成的一个浮栅 开口 204，在半导体衬底 200内且位于浮栅开口 204之下形成的第二种掺杂类型 的第二掺杂阱 202。第二种掺杂类型与第一种掺杂类型为相反 的掺杂类型， 比如 第一种掺杂类型 n型， 则第二种掺杂类型为 p型， 或者， 相应的， 第一种掺杂 类型为 p型， 则第二种掺杂类型为 n型。

通过离子注入工艺在半导体衬底 200 内形成的第二种掺杂类型的高掺杂浓 度的源极 209和漏极 210， 且漏极 210位于第二掺杂阱 202内。在形成第二掺杂 阱 202时， 在源极 209的一侧同时形成的第一掺杂阱 201， 源极 209形成于第一 掺杂阱 201 内， 这样第一掺杂阱 201与第二掺杂阱 202之间的半导体衬底部分 形成电流沟道区 403。 可选的， 可以只形成第二掺杂阱 202， 而不形成第一掺杂 阱 201，这样源极 209与第二掺杂阱 202之间的半导体衬底部分会形成电流沟道 区。

浮栅 205的掺杂杂质会通过浮栅开口 204扩散至第二种掺杂阱内 202形成 第一种掺杂类型的扩散区 402，扩散区 402与第二掺杂阱 202具有相反的掺杂类 型， 从而扩散区 402与第二掺杂阱 202形成一个 p-n结二极管， p-n结二极管通 过浮栅开口 204将浮栅 205和漏极 210连接。 当第一种掺杂类型为 p型、 第二 种掺杂类型为 n型时， p-n结二极管的阳极与浮栅 205相连接，其阴极与漏极 210 相连接。 当第一种掺杂类型为 n型、 第二种掺杂类型为 p型时， p-n结二极管的 阴极与浮栅 205相连接， 其阳极与漏极 210相连接。 在浮栅 205的上表面及两 侧形成的第二层绝缘薄膜 206和控制栅 207，第二层绝缘薄膜 206可以为二氧化 硅、 氮化硅、 氮氧化硅、 具有高介电常数值的绝缘材料或者它们之间的 叠层中 的任意一种， 高介电常数的绝缘材料包括但不局限于为氧化 铪， 其物理厚度范 围为 1纳米 -20纳米。 扩散区 402与第二掺杂阱 202形成的 p-n结二极管与第二 层绝缘薄膜 206和控制栅 207形成一个以控制栅 207为栅极的栅控 p-n结二极管。 控制栅 207可以为多晶硅控制栅或者金属控制栅中的任 意一种。 金属控制栅具 有比多晶硅控制栅更低的导电电阻， 但是需要在源极和漏极形成之后形成， 以 避免源极和漏极的高温退火工艺对金属控制栅 造成损伤。

图 3为图 2所示的平面沟道的半导体器件的转移特性曲� �图。 可以看到在 写入逻辑 " 1 "和写入逻辑 "0"后器件的开启电压发生偏移， 使得该平面沟道 的半导体器件能够存储逻辑 " 1 "和逻辑 "0"。

图 2所示的本发明的平面沟道的半导体器件的实� �例中， 源极 209和漏极 210是通过离子注入工艺在半导体衬底 200形成的高掺杂浓度的源极和漏极。可 选的， 本发明的平面沟道的半导体器件的源极 209和漏极 210也可以通过外延 工艺生长碳化硅或者锗化硅材料形成。 通过外延工艺形成的源极和漏极与通过 离子注入工艺形成的源极和漏极的形状是不一 样的， 图 4示例性的展示了通过 外延工艺生长碳化硅或者锗化硅材料形成的源 极 209和漏极 210的结构示意图。 本发明的平面沟道的半导体器件可以通过很多 方法制造， 以下所叙述的是 制造本发明的平面沟道的半导体器件的一个实 施例的工艺流程：

首先， 如图 5 所示， 在已形成浅沟槽隔离结构 （业界所熟知的结构， 图中 未示出） 的具有第一种掺杂类型的半导体衬底 200 的表面淀积一层光刻胶 901 并掩膜、 曝光、 显影形成图形， 然后通过离子注入工艺在半导体衬底 200 内、 所形成的光刻胶图形的两侧分别形成具有第二 种掺杂类型的第一掺杂阱 201 和 第二掺杂阱 202，且位于第一掺杂阱 201和第二掺杂阱 202之间的半导体衬底部 分形成器件的电流沟道区。 半导体衬底 200可以为硅或者绝缘体上的硅中的任 意一种。 第一种掺杂类型为 p型， 第二种掺杂类型为 n型； 或者， 对应的， 第 一种掺杂类型为 n型， 第二种掺杂类型为 p型。

可选的， 在进行上述离子注入时， 通过控制光刻工艺的图形， 可以只形成 第二掺杂阱 202， 而不形成第一掺杂阱 201， 这样第二掺杂阱 202与后续工艺形 成的源极 209之间的半导体衬底部分会形成电流沟道区。

剥除光刻胶 901后， 在半导体衬底 200的表面生长第一层绝缘薄膜 203， 第 一层绝缘薄膜 203 可以为二氧化硅、 氮化硅、 氮氧化硅、 具有高介电常数值的 绝缘材料或者为它们之间的叠层中的任意一种 。 接着在第一层绝缘薄膜 203 之 上淀积一层光刻胶并通过光刻工艺定义出浮栅 开口 204 的位置， 然后以光刻胶 为掩膜对第一层绝缘薄膜 203进行刻蚀， 在第一层绝缘薄膜 203 中形成一个浮 栅开口 204， 浮栅开口 204应位于第二掺杂阱 202之上， 并且其靠近电流沟道区 的一侧边沿与电流沟道区的距离应至少大于 1纳米， 剥除光刻胶后如图 6所示。

接下来， 在已形成结构的表面上淀积一层具有第一种掺 杂类型的第一层导 电薄膜， 接着在所形成的第一层导电薄膜之上淀积一层 光刻胶并通过光刻工艺 定义出浮栅 205 的位置， 然后以光刻胶为掩膜对第一层导电薄膜进行刻 蚀， 刻 蚀后剩余的第一层导电薄膜形成浮栅 205， 浮栅 205可以为多晶硅、钨或者氮化 钛中的任意一种。浮栅 205应至少覆盖电流沟道区和浮栅开口 204， 而且在进行 高温退火时，浮栅 205中的掺杂杂质会通过浮栅开口 204扩散至第二掺杂阱 202 中形成扩散区 402。接着以浮栅 205为掩膜对第一层绝缘薄膜 203进行刻蚀， 剥 除光刻胶后如图 7所示。

接下来， 覆盖所形成的结构淀积第二层绝缘薄膜 206， 第二层绝缘薄膜 206 可以为二氧化硅、 氮化硅、 氮氧化硅、 具有高介电常数值的绝缘材料或者它们 之间的叠层中任意一种。 接着在第二层绝缘薄膜 206之上淀积一层掺杂的多晶 硅， 并在掺杂的多晶硅之上淀积第三层绝缘薄膜 401， 第三层绝缘薄膜 401为二 氧化硅或者为氮化硅中的任意一种。 然后通过光刻工艺和刻蚀工艺刻蚀所形成 的第三层绝缘薄膜 401 和掺杂的多晶硅， 刻蚀后剩余的掺杂的多晶硅形成多晶 硅控制栅 207， 多晶硅控制栅 207应在浮栅 205上表面及两侧覆盖并包围浮栅 205， 剥除光刻胶后如图 8所示。

接下来， 在多晶硅控制栅 207的两侧形成栅极侧墙 208， 之后沿着栅极侧墙 208的边沿继续刻蚀掉暴露出的第二层绝缘薄膜 206，如图 9所示。栅极侧墙 208 可以为二氧化硅或者氮化硅中的任意一种。

接下来， 在栅极侧墙 208 的两侧进行源、 漏刻蚀， 并在源、 漏刻蚀后的位 置处通过选择性外延工艺外延锗化硅或者碳化 硅材料， 以形成源极 209和漏极 210， 如图 10所示。 可选的， 可以不进行源、 漏刻蚀和外延工艺， 而直接通过 离子注入的方法在在第一掺杂阱 201和第二掺杂阱 202内分别形成高浓度的离 子掺杂区， 以形成源极 209和漏极 210， 如图 11所示。

图 5至图 11为本发明的采用多晶硅控制栅结构的平面沟� ��的半导体器件的 实施例的制造工艺流程图， 其中是先形成多晶硅控制栅 207， 再形成源极 209和 漏极 210。 如果采用金属控制栅结构， 为避免金属控制栅在源极 209和漏极 210 的高温退火中被损伤， 需要先形成源极 209和漏极 210再形成金属控制栅。 制 备金属控制栅时， 可以在图 10或者图 11的基础上， 将多晶硅控制栅 207作为 牺牲层材料， 在刻蚀掉多晶硅控制栅 207后， 使得金属栅材料占据原来的多晶 硅控制栅 207的位置， 从而形成金属控制栅， 其主要工艺流程如下：

在图 10所示的结构表面淀积第一层层间介质材料 211， 并通过化学机械抛 光技术对所形成的第一层层间介质材料 211进行抛光直至露出多晶硅控制栅 207 的表面， 如图 12所示。 然后刻蚀掉多晶硅控制栅 207， 并继续刻蚀掉暴露的第 二层层绝缘薄膜 206， 如图 13所示。

接下来， 在所形成结构的表面淀积第四层绝缘薄膜 212和金属栅材料， 之 后进行化学机械抛光使得抛光后的金属栅材料 占据原来的多晶硅控制栅 207 的 位置， 以形成金属控制栅 213， 如图 14所示。 第四层绝缘薄膜 212可以为二氧 化硅、 氮化硅、 氮氧化硅、 具有高介电常数的绝缘材料或者为它们之间的 叠层 中的任意一种。 可选的， 在刻蚀掉多晶硅控制栅 207后， 可以保留第二层绝缘 薄膜 206， 然后淀积形成第四层绝缘薄膜 212和金属栅材料， 或者， 也可以保留 第二层绝缘薄膜 206， 并在第二层绝缘薄膜 206上直接淀积金属栅材料。

最后， 如图 15所示， 覆盖所形成的结构淀积第二层层间介质材料 214， 然 后在所形成的第二层层间介质材料 214和第一层层间介质材料 211 中形成接触 孔， 并形成源电极 215、漏电极 217和栅电极 216， 该工艺为业界所熟知的工艺。

图 16为利用本发明的一种平面沟道的半导体器件� ��制造方法制造的双存储 单元的平面沟道的半导体器件结构的一个实施 例， 它是由两个如图 15所示的平 面沟道的半导体器件构成， 且该两个平面沟道的半导体器件成对称的结构 。 如 图 16所示， 该两个平面沟道的半导体器件共用了第二掺杂 阱 202、 漏极 210和 漏电极 217， 双存储单元的平面沟道的半导体器件结构可以 存储两位的数据。 图 17为利用本发明的一种平面沟道的半导体器件� ��制造方法制造的由多个 如图 15所示的平面沟道的半导体器件组成的存储单� ��阵列的电路示意图。 如图 17所示， 在多条源线 SL 603a-603b中， 其中任意一条与多个半导体器件的源极 相连。 在多条字线 WL 601a-601d中， 其中任意一条与多个半导体器件中的控制 栅相连接。 在多条位线 BL 602a-602d中， 其中任意一条与多个半导体器件的漏 极相连。多条位线 BL 602a-602d中的任何一条可与多条字线 WL 601a-601d中的 任何一条的组合可以选中一个独立的半导体栅 器件。字线 WL 601a-601d可以由 字线地址解码器 901选中，位线 BL 602a-602d可以由一个位线选择控制模块 902 选中， 位线选择控制模块 902 —般包括一个地址解码器、 一个多路选择器和一 组感应放大器。 同时， 源线 SL 603a和 603b可以公共源线或一个源线选择控制 模块连接。

本发明尚有多种实施方式， 凡采用等同变换或者等效变换而形成的所有技 术方案， 均落在本发明的保护范围之内。