(実施の形態1)
 図1は本発明の実施の形態1におけるPLL回路� �回路図である。図1において、AD変換器21は入 力されるアナログ信号をデジタル信号に変換 する。位相監視部22にはAD変換器21の出力する デジタル信号が入力され、そして、この位相 監視部22は、入力された信号の値とその信号� ��力タイミングに応じて所定の上限値もしく� ��下限値か、入力された信号の値のいずれか� ��値を出力する。位相補正回路23には、位相� �視部22から出力される信号が入力される。そ して、この位相補正回路23は所定の値だけ入� ��信号を補正した値を出力する。DA変換器24に は位相補正回路23から出力される信号が入力� ��れる。そして、このDA変換器24は入力された デジタル信号の値に応じたアナログ信号を出 力する。

 ループフィルタから構成されるフィルタ� ��路25には、DA変換器24から出力されるアナロ� ��信号が入力される。そして、このフィルタ� ��路25は所定の特性でフィルタリングして信� �を出力する。電圧制御発振器26にはフィルタ 回路25から出力される信号が入力される。そ� ��て、この電圧制御発振器26は入力されたア� �ログ信号の値に応じて異なる周波数の第1の� ��イミング信号を出力する。分周器27には、� �圧制御発振器26から出力される信号が入力さ れる。そして、この分周器27はこの信号を所� ��の値(N)で分周した第2のタイミング信号を出 力する。

 このように、本発明の実施の形態1におけ るPLL回路は、電圧制御発振器26から出力され� ��第1のタイミング信号に基づきAD変換器21が� �作し、かつ、分周器27から出力される第2の� �イミング信号に基づき位相監視部22が動作す る。

 次に、以上のように構成された本発明の� ��施の形態1におけるPLL回路について、その動 作を図2、図3を参照しながら説明する。

 図2は本発明の実施の形態1におけるPLL回� �のAD変換器の動作の説明図である。図2にお� �て、AD変換器21に正弦波のアナログ信号が入� ��される。すると、電圧制御発振器26から出� �される第1のタイミング信号のタイミングで� ��ンプリングされたアナログ信号の大きさに� ��じたデジタル信号の値に変換される。そし� ��、このデジタル信号の値が位相監視部22に� �力される。このとき、例えば、入力された� �弦波信号の中央値を“ゼロ”とした正負の� �ジタル信号に変換される。この位相監視部22 において、分周器27から出力される第2のタイ ミング信号のタイミングでデジタル信号が出 力される。そして、このデジタル信号が位相 補正回路23に入力され、所定の値に補正され� ��。その後、DA変換器24に補正されたデジタル 信号が入力される。そして、このDA変換器24� �おいて、入力されたデジタル信号の値に応� �て変換されたアナログ信号が出力される。� �た、このアナログ信号は、ループフィルタ� �ら構成されるフィルタ回路25を通して電圧制 御発振器26に入力される。そして、入力され� ��アナログ信号に応じた周波数の信号がこの� ��圧制御発振器26から出力され、この信号がAD 変換器21のアナログ信号サンプリング用のタ� ��ミング信号としてフィードバックされる。

 このとき、第2のタイミング信号は、第1� �タイミング信号を分周した同期信号である� �そして、第2のタイミング信号のタイミング� ��サンプリングされたAD変換器21のデジタル信 号の出力値それ自体が、第2のタイミング信� �の正弦波信号の中央値であるゼロ点との位� �ずれ量に応じた値となる。この値は、通常� �PLL回路における位相比較器(図示せず)から出 力される値と同じものである。

 ここで、位相監視部22から出力されるデ� �タル信号の値が負の場合には、電圧制御発� �器26から出力される周波数が減少するように 作用するアナログ信号がDA変換器24から出力� �れる。一方、位相監視部22から出力されるデ ジタル信号の値が正の場合には、電圧制御発 振器26から出力される周波数が増加するよう� ��作用するアナログ信号がDA変換器24から出力 される。そして、このDA変換器24から出力さ� �るアナログ信号が一定となるように、すな� �ち、第2のタイミング信号によるサンプリン� ��タイミングにおけるデジタル信号の値が“� ��ロ”となるように、PLL回路のループ制御が� ��けられる。このような制御により、AD変換� �21のサンプリングタイミングと入力されるア ナログ信号の中央値を通るタイミングとを同 期させることができる。従って、正確に位相 を調整することができる。

 図3は本発明の実施の形態1におけるPLL回� �の位相監視部の動作の説明図である。図3に� ��いて、位相監視部22では、位相監視部22に入 力されるデジタル信号の値が、所定の上限値 及び下限値を超えるかどうかを監視している 。そして、上記第2のタイミング信号が入力� �れたタイミングに応じて、位相監視部22から 出力されるデジタル信号の値を変化させる。

 具体的には、第2のタイミング信号が入力 されてから、入力されたデジタル値が所定の 上限値を下回った後に次に所定の下限値を下 回り、さらに下限値を上回るまでの期間をフ ェーズ1とする。フェーズ1の終わりから入力� ��れたデジタル値が所定の上限値を超えるま� ��をフェーズ2とする。それ以降の次に、上限 値を下回るまでをフェーズ3とする。そして� �フェーズ1で第2のタイミング信号が位相監視 部22に入力された場合には、所定の下限値の� ��ジタル信号の値を出力する。また、フェー� ��2で第2のタイミング信号が位相監視部22に入 力された場合には、その第2のタイミング信� �のタイミングで入力されたデジタル信号の� �を出力する。さらに、フェーズ3で第2のタイ ミング信号が位相監視部22に入力された場合� ��は、所定の上限値のデジタル信号の値を出� ��する。

 図3において、位相監視部22内の検知信号A は、下限値を下回る期間ではH信号となり、� �れ以外の期間ではL信号となる。位相監視部2 2内の検知信号Bは上限値を上回る期間ではH信 号となり、それ以外の期間ではL信号となる� �従って、これらの検知信号A、Bの状態を組み 合わせることにより、上記フェーズ1、フェ� �ズ2、フェーズ3において位相監視部22から出� ��されるデジタル信号の値が決定される。

 DA変換器24には、位相監視部22から出力さ� ��るデジタル信号の値が入力される。このDA� �換器24は、入力されたデジタル信号の値に応 じた大きさのアナログ信号を出力する。そし て、このアナログ信号はループフィルタから 構成されるフィルタ回路25に入力される。こ� ��フィルタ回路25において、アナログ信号が� �ィルタリングされ、電圧制御発振器26に入力 される。

 このようにして、位相監視部22から出力� �れるデジタル信号の値に応じたアナログ信� �をフィルタリングした信号によって決定さ� �る周波数が、電圧制御発振器26から出力され る。位相監視部22が上記のようなフェーズの� ��定及び出力信号の上限及び下限を設定して� ��るので、一定範囲内のアナログ信号が電圧� ��御発振器26に入力される。その結果、電圧� �御発振器26から出力されるアナログ信号の周 波数が制限される。これにより、本発明に係 るPLL回路全体の動作において、入力されるア ナログ信号の周波数と分周器27における分周� ��(N)とを乗じた周波数以外でロックする、い� ��ゆる倍周波数ロック等の誤動作を防止し、P LL回路を確実に所定の周波数にてロックさせ� ��ことができる。

 また、位相監視部22から出力されるデジ� �ル信号が入力される位相補正回路23では、入 力されたデジタル信号の位相比較値を所定の 値分だけ増減させて出力することにより、ロ ックする位相をデジタル値の分解能の分だけ 微調整することが可能となる。例えば、位相 補正回路23において、正の値を加算してデジ� ��ル信号を出力した場合、電圧制御発振器26� �そのデジタル信号を加算しない場合と比べ� �加算した分だけ増加した周波数を出力する� �その結果、位相を早めた点にロックする。

 なお、AD変換器21において、AD変換もしく� ��演算等により所定のクロック数だけ遅延を� ��じてデジタル信号が出力される場合、その� ��延分だけずれた位相でロックする。しかし� ��位相監視部22から出力されるデジタル信号� �値を第2のタイミング信号のタイミングから� ��延分のクロック数だけずれたタイミングで� ��デジタル信号の値を出力する構成にするこ� ��により、第2のタイミング信号が入力される アナログ信号の中央値を通るタイミングと同 期させることができる。これにより、正確に アナログ信号の中央値であるゼロ点と同期さ せることが可能となる。

 (実施の形態2)
 以下、本発明の実施の形態2におけるPLL回路 を利用した角速度センサについて、図面を参 照しながら説明する。

 図4は本発明の実施の形態2におけるPLL回� �を利用した角速度センサの回路図である。� �4において、センサ素子30は振動体31と、この 振動体31を振動させるための圧電体を有する� ��動電極32と、振動状態に応じて電荷を発生� �る圧電体を有するモニタ電極33と、センサ素 子30に角速度が印加されると電荷を発生する� ��電体を有する一対のセンス電極と、を備え� ��。また、センサ素子30における一対のセン� �電極は、第1のセンス電極34と、この第1のセ� ��ス電極34と逆極性の電荷を発生する第2のセ� ��ス電極35とで構成されている。

 ドライブ回路41は入力切替部42と、DA変換� ��43、積分部44、比較部45、デジタルフィルタ� ��らなるフィルタ回路46、AGC回路47および駆動 回路48と、で構成されている。また、ドライ� ��回路41における入力切替部42は、振動体31に� ��けるモニタ電極33と接続され、第2のタイミ� ��グφ2で動作するアナログスイッチで構成さ� ��ている。ドライブ回路41におけるDA切替部49� ��、第1の基準電圧50および第2の基準電圧51を� ��する。この第1の基準電圧50と第2の基準電圧 51を第2のタイミングφ2で所定の信号により切 り替えている。さらに、ドライブ回路41にはD A出力部52が設けられている。このDA出力部52� �、DA切替部49の出力信号が入力されるコンデ� ��サ53と、このコンデンサ53の両端に接続され 、第1のタイミングφ1で動作してコンデンサ53 の電荷を放電するアナログスイッチ54、55と� �構成されている。DA切替部49とDA出力部52とで DA変換部43が構成される。このDA変換部43は、� ��1のタイミングφ1でコンデンサ53の電荷を放� ��し、第2のタイミングφ2でDA切替部49が出力� �る基準電圧に応じた電荷を充電する。アナ� �グスイッチ56には入力切替部42とDA変換部43の 出力が入力され、第2のタイミングφ2で出力� �る。

 積分部44にはアナログスイッチ56の出力が 入力されるもので、演算増幅器57と、この演� ��増幅器57の帰還に接続されるコンデンサ58と により構成されている。積分部44は第2のタイ ミングφ2で動作し、積分部44への入力信号が� ��ンデンサ58により積分される。比較部45には 積分部44から出力される積分信号が入力され� ��。この比較部45は、この積分信号と所定の� �とを比較する比較器59と、この比較器59から� ��力される1ビットデジタル信号が入力される D型フリップフロップ60とにより構成されてい る。D型フリップフロップ60は第1のタイミン� �φ1の開始時に1ビットデジタル信号をラッチ� ��てラッチ信号を出力する。このラッチ信号� ��、DA変換部43のDA切替部49に入力されて、第1� ��基準電圧50と第2の基準電圧51とを切り替え� �。そして、入力切替部42、DA変換部43、積分� �44および比較部45によりσδ変調器からなるAD� ��換器61が構成されている。

 AD変換器61から出力されるパルス密度変調 記号は、フィルタ回路46に入力される。そし� ��、振動体31の共振周波数の信号が抽出され� �ノイズ成分を除去したマルチビット信号が� �力される。このマルチビット信号がAGC回路47 に設けられた半波整流フィルタ回路(図示せ� �)に入力され、振幅情報信号に変換される。A GC回路47において、振幅情報信号が大きい場� �には、フィルタ回路46の出力マルチビット信 号を減衰させた信号が駆動回路48に入力され� ��。一方、振幅情報信号が小さい場合には、� ��ィルタ回路46の出力マルチビット信号を増� �させた信号が駆動回路48に入力される。この ような制御により、振動体31の振動が一定振� ��となるように調整される。

 駆動回路48は、デジタルσδ変換器68とア� �ログフィルタ69とを備える。デジタルσδ変� �器68は、2値を保持しているデジタル値出力� �62と、AGC回路47からの出力信号とデジタル値� ��力部62の出力を加算し積分する加積分演算� �63と、この加積分演算部63からの出力の値と� ��較定数値64とを比較する値比較部65と、この 値比較部65からの出力の値に応じてデジタル� ��出力部62から出力されるデジタル値を切り� �える値切り替え部66と、値比較部65からの出� ��を所定のタイミングでラッチするフリップ� ��ロップ67とにより構成される。そして、デ� �タルσδ変調器68によりAGC回路47から出力され るマルチビット信号が1ビットのパルス密度� �調信号に変調されて出力される。このパル� �密度変調信号はアナログフィルタ69に入力さ れ、センサ素子30を駆動するのに有害な周波� ��成分はフィルタリングされた後、センサ素� ��30に出力される。

 タイミング制御回路71には、ドライブ回� �41におけるフィルタ回路46から出力されるマ� ��チビット信号が入力される。このマルチビ� ��ト信号に基づき、第1のタイミングφ1のタイ ミング信号と第2のタイミングφ2のタイミン� �信号が生成され、ドライブ回路41に入力され る。また、このマルチビット信号に基づき、 第3のタイミングφ3のタイミング信号、第4の� ��イミングφ4のタイミング信号、第5のタイミ ングφ5のタイミング信号、第6のタイミングφ 6のタイミング信号が生成され、センス回路81 に入力される。なお、タイミング制御回路71� ��内部構成については後述する。

 センス回路81はσδ変調器からなるAD変換� �82および演算部83により構成されている。入� ��切替部84は、アナログスイッチ85、86を備え� ��。アナログスイッチ85は、センサ素子30にお ける第1のセンス電極34と接続され、第4のタ� �ミングφ4で動作する。アナログスイッチ86は 、センサ素子30における第2のセンス電極35と� ��続され、第6のタイミングφ6で動作する。

 このような構成により、入力切替部84は� �第1のセンス電極34または第2のセンス電極35� �らの出力信号を、第4のタイミングφ4または� ��6のタイミングφ6で切り替えて出力する。

 DA切替部87は、第3の基準電圧88および第4� �基準電圧89を有する。この第3の基準電圧88と 第4の基準電圧89は、所定の信号により切り替 えられる。DA出力部90はDA切替部87からの出力� ��号が入力されるコンデンサ91と、アナログ� �イッチ92、93を備える。アナログスイッチ93� �93はコンデンサ91の両端にそれぞれ接続され� ��第3のタイミングφ3と第5のタイミングφ5に� �づいて動作してコンデンサ91の電荷を放電さ せる。そして、DA切替部87とDA出力部90とでDA� �換部94が構成される。DA変換部94は、第3のタ� ��ミングφ3と第5のタイミングφ5に基づきコン デンサ91の電荷を放電させ、さらに、第4のタ イミングφ4と第6のタイミングφ6に基づきDA切 替部87から出力される基準電圧に応じた電荷� ��充放電させる。

 アナログスイッチ95には、入力切替部84と DA変換部94からの出力が入力され、第4のタイ� ��ングφ4と第6のタイミングφ6に基づき出力さ れる。積分回路96には、アナログスイッチ95� �らの出力が入力される。この積分回路96は、 演算増幅器97と、この演算増幅器97の帰還に� �列に接続される一対のコンデンサ98、99と、� ��のコンデンサ98,99に接続される一対のアナ� �グスイッチ100、101とにより構成されている� �アナログスイッチ100は第3のタイミングφ3と� ��4のタイミングφ4に基づいて動作し、積分回 路96への入力信号がコンデンサ98に積分され� �積分値が保持される。同様に、アナログス� �ッチ101は第5のタイミングφ5と第6のタイミン グφ6に基づいて動作し、積分回路96への入力� ��号がコンデンサ99に積分されて積分値が保� �される。アナログスイッチ95と積分回路96に� ��り積分部102が構成されている。

 比較部103には積分部102から出力される積� ��信号が入力される。この比較部103は、この� ��分信号と所定の値とを比較する比較器104と� ��この比較器104が出力する1ビットデジタル信 号が入力されるD型フリップフロップ105とで� �成されている。D型フリップフロップ105は、� ��4のタイミングφ4と第6のタイミングφ6の開� �時に1ビットデジタル信号をラッチしてラッ� ��信号を出力する。このラッチ信号は、DA変� �部94のDA切替部87に入力されて第3、第4の基準 電圧88、89が切り替えられる。入力切替部84、 DA変換部94、積分部102および比較部103によりAD 変換器82が構成されている。

 このような構成により、AD変換器82は、セ ンサ素子30における第1のセンス電極34および� ��2のセンス電極35から出力される電荷をσδ変 調し、1ビットデジタル信号に変換して出力� �る。

 ラッチ回路106にはAD変換器82の比較部103に おける比較器104から出力される1ビットデジ� �ル信号が入力される。ラッチ回路106は、1ビ� ��トデジタル信号をラッチする一対のD型フリ ップフロップ107、108により構成されている。 D型フリップフロップ107は第4のタイミングφ4� ��基づいて1ビットデジタル信号をラッチする 。D型フリップフロップ108は第6のタイミング� �6に基づいて1ビットデジタル信号をラッチす る。差分演算部109にはラッチ回路106における 一対のD型フリップフロップ107、108がラッチ� �て出力する一対の1ビットデジタル信号が入� ��されるそして、この一対の1ビットデジタル 信号の差を演算する1ビット差分演算が、置� �処理により実現される。具体的には、差分� �算部109に入力される一対の1ビットデジタル� ��号が、“00”“01”“10”“11”である時、� �れぞれ“0”“-1”“1”“0”と置き換えて出 力する構成となっている。

 補正演算部110には前記差分演算部109が出� ��する1ビット差分信号が入力される。そして 、この1ビット差分信号と所定の補正情報と� �補正演算が置換処理により実現される。具� �的には、上記したように補正演算部110に入� �される1ビット差分信号が“0”“1”“-1”で あり、例えば、補正情報が“5”である場合� �はそれぞれ“0”“5”“-5”と置き換えて出� ��する構成となっている。

 デジタルフィルタから構成されるフィル� ��回路111には補正演算部110から出力されるデ� ��タル差分信号が入力される。フィルタ回路1 11はノイズ成分を除去するフィルタリング処� ��を行う。そして、ラッチ回路106、差分演算� ��109、補正演算部110およびフィルタ回路111に� ��り演算部83が構成されている。演算部83は、 第4のタイミングφ4と第6のタイミングφ6に基� ��いて一対の1ビットデジタル信号をラッチし て、差分演算、補正演算、フィルタリング処 理を行い、マルチビット信号を出力している 。

 タイミング制御回路71は、PLL回路121と、� �イミング生成回路122,123と、振幅判定回路124� ��で構成されている。

 PLL回路121は、ドライブ回路41におけるフ� �ルタ回路46から出力されるマルチビット信号 の周波数を逓倍し、位相ノイズを時間的に積 分し低減して、タイミング生成回路122、123に 所要の信号を出力する。位相監視部126には、 フィルタ回路46から出力されるマルチビット� ��号を波形整形した矩形波信号と分周器126aか らの出力信号が入力される。そして、分周器 126aによる第2のタイミング信号は後述する電� ��制御発振器129による第1のタイミング信号を 分周した同期信号である。そして、第2のタ� �ミング信号のタイミングにおけるドライブ� �路41からのデジタル信号の出力値それ自体が 、第2のタイミング信号の正弦波信号の中央� �であるゼロ点との位相ずれ量に応じた値と� �る。位相監視部126から出力される信号は、� �相補正回路126bとDA変換器125とを介してルー� �フィルタを構成するフィルタ回路127に入力� �れる。フィルタ回路127は交流成分の少ない� �流信号に変換する。そして、このフィルタ� �路127の出力信号と定電圧値とがタイミング� �替部128に入力される。このタイミング切替� �128の一方は、フィルタ回路127に接続され、� �方は定電圧出力器と電気的に接続されてい� �。

 振幅判定回路124にはフィルタ回路46から� �力されるマルチビット信号が入力される。� �の振幅判定回路124はフィルタ回路46から出力 されるマルチビット信号の振幅情報を監視し ている。そして、振幅判定回路124からの制御 信号に基づき、タイミング切替部128の信号が 選択される。具体的には、この振幅情報が目 標振幅以上である場合には、タイミング切替 部128はフィルタ回路127の出力信号を選択する 。一方、フィルタ回路46から出力されるマル� ��ビット信号の振幅情報が目標振幅未満であ� ��場合には、タイミング切替部128は定電圧値� ��選択する。

 タイミング切替部128からの出力電圧は電� ��制御発振器129に入力される。この電圧制御� ��振器129は入力電圧に応じた周波数信号を発� ��する可変周波数発振器である。この電圧制� ��発振器129から出力される発振信号は、分周� ��126aと、タイミング生成回路122、123に入力さ れる。

 タイミング生成回路122はPLL回路121から出� ��される信号に基づき、第1のタイミングφ1の タイミング信号と第2のタイミングφ2のタイ� �ング信号を生成してドライブ回路41に出力す る。タイミング生成回路123はモニタ信号の2� �期間を第3のタイミングφ3、第4のタイミング φ4、第5のタイミングφ5、第6のタイミングφ6� ��分割してこれらのタイミング信号を生成し� ��センス回路81に出力する。

 以上のようにして構成された本発明の実� ��の形態2におけるPLL回路を利用した角速度セ ンサについて、その動作を説明する。

 センサ素子30の駆動電極32に駆動信号を加 えると、振動体31が共振し、モニタ電極33に� �荷が発生する。このモニタ電極33に発生した 電荷はドライブ回路41におけるAD変換器61に入 力され、パルス密度変調信号へと変換される 。このパルス密度変調信号はフィルタ回路46� ��入力される。そして、フィルタ回路46から� �動体31の共振周波数が抽出され、ノイズ成分 が除去されたマルチビット信号が得られる。

 この場合におけるAD変換器61の動作を、以 下に説明する。AD変換器61は、タイミング制� �回路71から出力されるモニタ信号に同期した タイミングである第1のタイミングφ1、第2の� ��イミングφ2を繰り返すことによって動作す� ��。第1のタイミングφ1ではセンサ素子30にお� ��るモニタ電極33から出力される信号がσδ変� ��されて1ビットデジタル信号に変換される。

 上記した2つのタイミングでの動作をひと つずつ説明する。まず、第1のタイミングφ1� �は、積分部44におけるコンデンサ58に保持さ� ��ている積分値を比較する比較部45の比較器59 に入力する。この比較器59より出力される1ビ ットデジタル信号が、第1のタイミングφ1の� �ち上がり時にD型フリップフロップ60にラッ� �される。そして、このラッチ信号がDA変換部 43のDA切替部49に入力される。また、DA出力部5 2におけるアナログスイッチ54とアナログスイ ッチ55がオンになって、コンデンサ53に保持� �れている電荷が放電される。

 次に、第2のタイミングφ2では、DA切替部4 9に入力されたラッチ信号に応じて第1の基準� ��圧50および第2の基準電圧51が切り替えられ� �コンデンサ53に入力される。そして、DA変換� ��43より切り替えられた基準電圧に応じた電� �が出力される。また、入力切替部42がオンに なり、センサ素子30のモニタ電極33より発生� �る電荷が入力される。さらに、積分部44にお けるアナログスイッチ56がオンになり、入力� ��替部42とDA変換部43から出力される電荷が積� ��部44に入力される。

 図5は、本発明の実施の形態2におけるPLL� �路を用いた角速度センサの動作状態を示す� �である。図5において、第2のタイミングφ2で は、積分部44におけるコンデンサ58に、信号A� ��斜線部で示される電荷量とDA変換部43から出 力される電荷量の総和が積分されて保持され る。上記した第1のタイミングφ1および第2の� ��イミングφ2における動作により、センサ素� ��30のモニタ電極33から出力される振幅値に相 当する電荷量がσδ変調され、第1のタイミン� ��φ1の信号の立ち上がり時に1ビットデジタル 信号が出力される。

 以上の動作により、センサ素子30におけ� �モニタ電極33から出力される電荷量がAD変換� ��61によりσδ変調されて1ビットデジタル信号 として上記タイミングで出力される。

 図5の信号Bは、本発明の実施の形態2にお� ��るPLL回路を用いた角速度センサのσδ変調さ れたマルチビット信号を示す図である。図5� �信号Cは本発明の実施の形態2におけるPLL回路 から生成される第1のタイミングφ1と第2のタ� ��ミングφ2を示す図である。ドライブ回路41� �おけるフィルタ回路46より出力されるマルチ ビット信号は、AGC回路47に設けた半波整流フ� ��ルタ回路(図示せず)に入力されることによ� �、振幅情報信号に変換される。AGC回路47にお いて、振幅情報信号が大きい場合には、フィ ルタ回路46の出力マルチビット信号を減衰さ� ��た信号が駆動回路48に入力される。一方、� �幅情報信号が小さい場合には、フィルタ回� �46の出力するマルチビット信号を増幅させた 信号が駆動回路48に入力される。このような� ��御により、振動体31の振動が一定振幅とな� �ように調整される。

 デジタルσδ変調器68の加積分演算部63に� �、AGC回路47から出力されるマルチビット信号 と、所定の2値を保持してデジタル値出力部62 のどちらかの値を出力する値切り替え部66か� ��出力される定数値が入力される。そして、� ��れらの信号は、加算されて積分される。こ� ��加積分演算部63から出力される積分値は、� �較定数値64と値比較部65により比較され、そ� ��比較結果が値比較部65から出力される。こ� �比較結果がフリップフロップ67により所定の タイミングでラッチされる。このフリップフ ロップ67の出力により値切り替え部66から出� �される定数値が切り替えられる。このとき� �加積分演算部63の出力値が比較定数値64より� ��さい場合には、デジタル値出力部62の2値の� ��ちの大きい方の値が選択される。逆に、加� ��分演算部63の出力値が比較定数値64より大き い場合には、デジタル値出力部62の2値のうち の小さい方の値が選択される。この動作を繰 り返すことにより、AGC回路47から出力される� ��ルチビット信号が1ビットのパルス密度変調 信号に変調され、フリップフロップ67から出� ��される。ここで、デジタルσδ変調器68に入� ��される信号が、例えば、10ビット(=±9ビット )である場合、比較定数値64を“0”、デジタ� �値出力部62の2値を“511”“-511”以上とする� ��とが望ましい。

 なお、σδ変調ではオーバーサンプリング を行い、その量子化ノイズが高域にノイズシ ェーピングされるため、高周波成分のノイズ 成分を含む。しかし、センサ素子30の応答が� ��のような高周波に応答できない。そのため� ��パルス密度変調信号のサンプリング周波数� ��なく、オーバーサンプリングされた所定の� ��波数成分で振動する。また、センサ素子30� �高周波での応答ゲインが高くて、このよう� �高周波成分のノイズが問題になる場合には� �デジタルσδ変調器68の出力信号のうち問題� �なる周波数成分を低減するように設定され� �アナログフィルタ69を追加する。この措置に より、さらに低ノイズで、高精度のドライブ 回路41を実現することが可能となる。

 センサ素子30が図4に図示している駆動方� ��に速度Vで屈曲振動している状態において、 振動体31の長手方向の中心軸周りにセンサ素� ��30が角速度ωで回転すると、このセンサ素子 30にF=2mV×ωのコリオリ力が発生する。

 図6は本発明の実施の形態2における角速� �センサのセンサ素子に発生する出力信号を� �す図である。図6の信号D、信号Eに示すよう� �、コリオリ力によりセンサ素子30が有する一 対のセンス電極34、35に電荷が発生する。セ� �ス電極34、35に発生する電荷はコリオリ力に� ��り発生するため、モニタ電極33に発生する� �号より位相が90度進んでいる。また、一対の センス電極34、35に発生した出力信号は、正� �性信号と負極性信号の関係にある。

 この場合におけるAD変換器82の動作を、以 下に説明する。AD変換器82は第3のタイミング� �3、第4のタイミングφ4、第5のタイミングφ5� �よび第6のタイミングφ6を繰り返すことによ� ��て動作する。第3のタイミングφ3および第4� �タイミングφ4では、センサ素子30におけるセ ンス電極34から出力される正極性信号がσδ変 調されて1ビットデジタル信号に変換される� �また、第5のタイミングφ5および第6のタイミ ングφ6では、負極性信号がσδ変調されて1ビ� ��トデジタル信号に変換される。

 上記した4つのタイミングでの動作をひと つずつ説明する。まず、第3のタイミングφ3� �は、積分部102におけるコンデンサ98と接続さ れているアナログスイッチ100がオンになる。 このコンデンサ98に保持されている積分値が� ��較部103における比較器104に入力される。そ� ��て、比較器104から比較結果が1ビットデジタ ル信号として出力される。また、DA変換部94� �おけるアナログスイッチ92、93がオンになり� ��コンデンサ91に保持されている電荷が放電� �れる。

 次に、第4のタイミングφ4では、比較部103 の比較器104から出力される1ビットデジタル� �号が、第4のタイミングφ4の立ち上がり時にD 型フリップフロップ105にラッチされる。この ラッチ信号が、DA変換部94のDA切替部87に入力� ��れる。この入力されたラッチ信号に応じて� ��第3、第4の基準電圧88、89が切り替えられて� ��ンデンサ91に入力される。そして、DA変換部 94から切り替えられた基準電圧に応じた電荷� ��出力される。それとともに、入力切替部84� �はアナログスイッチ85がオンになり、センサ 素子30の第1のセンス電極34から発生する電荷� ��出力される。さらに、積分部102におけるア� ��ログスイッチ95がオンになり、入力切替部84 とDA変換部94から出力される電荷が積分回路96 に入力される。この動作により、第4のタイ� �ングφ4では、積分回路96におけるコンデンサ 98に、図6Aの斜線部で示される電荷量とDA変換 部94から出力される電荷量の総和が積分され� ��保持される。

 上記した第3のタイミングφ3および第4の� �イミングφ4での動作により、センサ素子30の 第1のセンス電極34から出力される振幅値の半 分に相当する電荷量がσδ変調される。また� �第3のタイミングφ3および第4のタイミングφ4 での動作と同様に、第5のタイミングφ5およ� �第6のタイミングφ6では、センサ素子30の第2� ��センス電極35から出力される振幅値の半分� �相当する電荷量がσδ変調される。

 以上の動作により、センサ素子30におけ� �一対のセンス電極34、35から出力される電荷� ��振幅幅の半分に相当する電荷量が一つのAD� �換器82によりσδ変調され、一対の1ビットデ� ��タル信号として上記タイミングで出力され� ��。

 センサ素子30における一対のセンス電極34 、35から出力される電荷には、モニタ電極33� �発生する信号よりも位相が90度進んだセンス 信号だけでなく、モニタ信号と同相の不要信 号がある。ここで、センサ素子30における一� ��のセンス電極34、35からセンス信号と不要信 号の合成信号が出力される場合について説明 する。

 角速度によるコリオリ力で発生するセン� ��信号は、図6の信号D、信号Eで示される。そ� ��て、第4のタイミングφ4と第6のタイミングφ 6に基づき、積分回路96において図6の信号D、� ��号Eの斜線部で示される電荷量、つまり、振 幅値の半分に相当する電荷量が積分される。

 図6の信号F、信号Gは本発明の実施の形態2 における角速度センサのセンサ素子に発生す る不要信号を示す。信号F、信号Gにおいて、� ��ンス信号と同様に第4のタイミングφ4と第6� �タイミングφ6に基づき、斜線部で示される� �荷量、つまり、不要信号の振幅の最大値か� �最小値までの区間の電荷量が積分される。� �幅の中央値を基準に積分すると、正負の電� �がキャンセルされて“ゼロ”の電荷量とな� �。つまり、第4のタイミングφ4と第6のタイミ ングφ6に基づき積分部102の動作により、不要 信号がキャンセルされる。このような動作に より、センス信号の振幅に応じた電荷量が積 分される、いわゆる同期検波処理が一対の入 力信号のそれぞれに対し実施される。その結 果、不要信号のない場合の動作と同様に、AD� ��換器82からは同期検波処理された信号がσδ� ��調され、必要な信号成分が1ビットデジタル 信号に変換されて出力される。

 以上の動作により、センサ素子30におけ� �一対の出力信号を同期検波処理しながらσδ� ��調することが可能となる。よって、このよ� ��な同期検波されたデジタル信号を、通常のI V変換回路、位相器、同期検波回路などのア� �ログ回路を必要とすることなく取り出せる� �ゆえに、非常に小さな回路規模で、かつ、� �コストで所要のデジタル信号を得ることが� �きる。

 次に、演算部83について、その動作を説� �する。まず、第4のタイミングφ4に基づき、A D変換器82の比較部103における比較器104から出 力される1ビットデジタル信号が、ラッチ回� �106のD型フリップフロップ107にラッチされる� ��また、第6のタイミングφ6に基づき、AD変換� ��82の比較部103における比較器104から出力さ� �る1ビットデジタル信号が、ラッチ回路106のD 型フリップフロップ108にラッチされる。

 この一対のD型フリップフロップ107、108に ラッチされた一対の1ビットデジタル信号は� �センサ素子30における一対のセンス電極34、3 5より出力された信号の不要信号を除いた振� �値の半分に相当する電荷量をそれぞれσδ変� ��によりデジタル値に変換したものである。� ��に、ラッチ回路106から出力される一対の1ビ ットデジタル信号が1ビット差分演算部109に� �力される。1ビット差分演算部109において、� ��の一対の1ビットデジタル信号の差が演算さ れて1ビット差分信号が出力される。

 ここで、第3のタイミングφ3における1ビ� �ト差分信号は、一つ前の同期における第4の� ��イミングφ4、第6のタイミングφ6でラッチさ れた1ビットデジタル信号の差である。この1� ��ット差分信号は、図6A、図6Bで示されるセン サ素子30における一対のセンス電極34、35から 出力される信号の不要信号を除いた振幅値を 表す。

 以上の動作により、センサ素子30におけ� �一対のセンス電極34、35から出力される正極� ��信号と負極性信号の関係にある一対の信号� ��、同じ1つの積分部102を用いて積分される。 そのため、2つの積分回路で別々に積分を行� �場合よりも個々の積分回路の特性による一� �の入力信号の積分結果の相対誤差への影響� �大きく低減される。同様に、DA変換部94も一� ��の入力信号の信号処理に対し、同じ1つのDA� ��換部を用いる構成となっている。また、比� ��部103でも一対の積分結果を同じ基準電圧と� ��較器を用いて比較を行なっている。その結� ��、比較器の特性や基準電圧の変動の比較結� ��の相対誤差への影響が大きく低減される。� ��記のように、一対の入力信号を同一の積分� ��路96、DA変換部94、比較部103を用いて信号処� ��するようにしているため、複数の部品を用� ��て信号処理した場合と比べて、部品間の相� ��誤差の影響が大きく低減される。

 また、電源電圧変化や温度変化の影響に� ��る各ブロックにおける基準電圧変動等の影� ��も、一対の入力信号に対して同様に加わる� ��そのため、演算部83が有する1ビット差分演� ��部109により一対の入力信号の信号処理結果� ��差を演算することにより、各部における基� ��電圧変動等の影響をキャンセルできる。従� ��て、精度良く一対の入力信号の差をAD変換� �きる。

 また、センサ素子30における一対のセン� �電極34、35から出力されてAD変換器82に入力さ れる一対の入力信号を含んでいる同相ノイズ 成分やオフセット成分の影響もキャンセルで きる。よって、精度良く一対の入力信号の差 信号を形成できる。

 さらに、一対の入力信号の差をとる1ビッ ト差分演算は、比較部103の出力信号が“1”� �0”からなる1ビット信号である場合、差分演 算部109に入力される一対の比較信号が“00”� ��01”“10”“11”の4種類に限られる。そして 、それらの差をとった結果もそれぞれ“0”� �-1”“1”“0”と予め決まっている。これら� ��1ビットデジタル演算を利用して、非常に簡 単な回路構成で入力信号に応じた減算処理を 行った結果を得ることができる。このように 、減算処理を行った一対の入力信号を1つの� �分信号とした後に、デジタルフィルタから� �成されるフィルタ回路111によるローパスや� �シメーション等の信号処理を行なっている� �よって、差分演算部109、デジタルフィルタ� �ら構成されるフィルタ回路111などの演算回� �が非常に小さな回路規模で、かつ、低コス� �で構成でき、しかも高精度の信号処理を実� �できる。

 次に、1ビット差分演算部109から出力され る1ビット差分信号が補正演算部110に入力さ� �る。そして、この1ビット差分信号と所定の� ��正情報との補正演算が置換処理により行わ� ��る。この補正演算は、1ビット差分信号が“ 0”“1”“-1”の3値に限られることを利用し� ��、例えば、所定の補正情報が“5”である場 合に、補正演算部に入力される1ビット差分� �号“0”“1”“-1”を、それぞれ“0”“5”� �-5”と置換処理することにより実現できる。

 フィルタ回路46から出力されるマルチビ� �ト信号が、タイミング制御回路71における振 幅判定回路124と、波形整形した矩形波信号と して位相監視部126と、に入力される。この振 幅判定回路124は、フィルタ回路46から出力さ� ��るマルチビット信号の振幅情報を監視して� ��る。

 この振幅情報が目標振幅の50%以上である� ��合には、タイミング切替部128がループフィ� ��タから構成されるフィルタ回路127の出力信� ��を選択するように切り替わる。このときPLL� ��路121は閉ループとなり、音叉駆動周波数の� ��ニタ信号を入力信号として逓倍し、位相ノ� ��ズを時間的に積分し低減した信号が出力さ� ��る。よって、センサ素子30の固有駆動周波� �に同期した信号がタイミング生成回路122、12 3に入力される。

 一方、フィルタ回路46から出力されるマ� �チビット信号の振幅情報が目標振幅の50%未� �である場合には、タイミング切替部128は定� �圧値を選択するように切り替わる。このと� �、電圧制御発振器129からは定電圧値に応じ� �固定周波数の信号が出力され、この信号が� �イミング生成回路122、123に入力される。

 以上の条件においてPLL回路121から出力さ� ��る信号に基づき、タイミング生成回路122は� ��ドライブ回路41における入力切替部42、DA切� ��部49、アナログスイッチ54、55、56およびD型� ��リップフロップ60の切替タイミングとなる� �5Cに示すような第1のタイミングφ1、第2のタ� ��ミングφ2のタイミング信号を生成して出力� ��る。また、タイミング生成回路123は、セン� ��回路81における入力切替部84、DA切替部87、� �ナログスイッチ92、93、95、100、101およびD型� ��リップフロップ105の切替タイミングとなる� ��3のタイミングφ3、第4のタイミングφ4、第5� ��タイミングφ5、第6のタイミングφ6のタイミ ング信号を生成して出力する。