이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 바람직한 실시 예를 첨부된 도면을 참조하여 보다 상세하게 설명한다. 그러나 본 발명은 여기서 설명되는 실시 예에 한정되지 않고 다른 형태로 구체화될 수도 있다.

본 발명에 따른 라만 스펙트럼의 피크값이 515-517cm ^-1 에서 나타나는 다결정 실리콘막은 주울 가열에 의한 결정화 방법을 이용하여 결정화된 주울 가열 다결정 실리콘막이다.

본 발명의 주울 가열에 의한 결정화 방법은 비정질 실리콘막의 상부 혹은 하부에 도전층을 개재한 후 그 도전층에 0.1 내지 300㎲의 아주 짧은 시간 동안 전계를 인가하여 주울 가열을 행함으로써 상기 비정질 실리콘막을 가열시켜 결정화를 하는 방법이다.

도 1은 주울 가열에 의한 결정화 방법의 일 실시예를 설명하는 단면도이다.

도 1을 참조하면, 기판(10) 위에 제 1 절연층(11), 도전층(12), 제 2 절연층(13) 및 비정질 실리콘(a-Si)막(14)을 순차적으로 형성하고, 상기 도전층(12)에 전계를 인가하여 주울 가열을 유도함으로써 고열을 발생시켜, 상기 고열에 의해 상기 비정질 실리콘막(14)을 결정화한다.

상기 기판(10)의 소재는 특별히 제한되는 것은 아니고, 예를 들어, 유리, 석영, 플라스틱 등의 투명기판 소재가 가능하며, 경제적인 측면에서 유리가 더욱 바람직하다. 그러나, 평판 디스플레이 분야의 최근 연구 경향을 살펴보면, 내충격성과 생산공정성 등이 우수한 플라스틱 소재의 기판 등에 대한 많은 연구들이 진행되고 있으며, 본 발명의 방법은 이러한 플라스틱 소재의 기판에도 그대로 적용될 수 있다.

상기 제 1 절연층(11)은 추후 공정에서 생성될 수 있는 상기 기판(10) 내부의 일부 물질, 예를 들어, 유리기판의 경우 알칼리 물질의 용출을 방지하기 위한 용도로 사용되며, 일반적으로 실리콘 산화물(SiO ₂ ), 실리콘 질화물을 증착하여 형성하는데, 두께는 통상 2000 - 5000 Å 정도인 것이 바람직하지만, 그것으로 한정되는 것은 아니다. 상기 제 1 절연층(11)은 생략될 수 있으며, 본 발명의 방법은 그러한 구조에 적용될 수 있으므로, 본 발명의 범주는 그러한 구조를 포함하는 것으로 해석되어야 한다.

상기 도전층(12)은 투명성 도전 박막 또는 금속 박막으로 형성할 수 있다. 바람직하게는 상기 도전층(12)은 녹는점이 1100℃ 이상인 금속 박막으로 형성한다. 0.1 내지 300㎲ 정도의 아주 짧은 시간 동안 상기 비정질 실리콘막(14)을 결정화하기 위해서는 상기 비정질 실리콘막(14)에 순간적으로 1100℃ 이상의 고열이 가해질 수 있다. 그와 같은 고열에서 상기 도전층(12)의 파손을 방지하기 위해서는 상기 도전층(12)을 녹는점이 1100℃ 이상인 금속 박막으로 형성하는 것이 바람직하다. 상기 녹는점이 1100℃ 이상인 금속으로는 몰리브덴(Mo), 티탄늄(Ti), 크롬(Cr) 또는 몰리텅스텐(MoW) 등이 있다.

상기 도전층(12)은 스퍼터링(Sputtering), 또는 기상증착(Evaporation) 등의 방법에 의해 형성할 수 있으며, 500Å 내지 3000Å로 형성할 수 있다. 그러나 그것으로 한정되는 것은 아니다.

상기 제 2 절연층(13)은 열처리 과정에서 상기 도전층(12)에 의해 후속하는 비정질 실리콘막(14)이 오염되는 것을 방지하는 역할과 TFT소자의 절연 역할을 할 수 있다. 상기 제 2 절연층(13)은 상기 제 1 절연층(11)과 동일한 물질로 형성될 수 있다.

이어서 상기 제 2 절연층(13) 상에 비정질 실리콘막(14)을 형성한다.

이어서 상기 도전층(12)에 전계를 인가한다. 상기 도전층(12)에 전계가 인가되면, 상기 비정질 실리콘막(14)은 주울 가열에 의해 결정화된다. 상기 도전층(12)에 대한 전계 인가는, 0.1 내지 300㎲ 정도의 아주 짧은 시간 내에 상기 비정질 실리콘막(14)의 결정화를 유도하기에 충분한 고열을 가할 수 있는 파워 밀도(power density)의 에너지를 상기 도전층(12)에 인가한다. 바람직하게는 상기 비정질 실리콘막(14)에 1100℃ 이상의 고열을 가할 수 있는 파워 밀도(power density)의 에너지를 상기 도전층(12)에 인가한다. 상기 도전층(12)에 0.1 내지 300㎲의 아주 짧은 시간 동안 충분한 파워 밀도의 에너지로 전계가 인가되면, 상기 비정질 실리콘막(14)이 결정화됨과 동시에, 결정화동안 상기 비정질 실리콘막(14)에 장력이 가해질 수 있다. 여기서 상기 도전층(12)에 전계가 인가되는 시간이 0.1㎲보다 짧으면 상기 비정질 실리콘막(14)이 다결정 실리콘층으로 결정화되지 않을 수 있으며, 300㎲보다 길면 도 11에서 보는 바와 같이, 결정화동안 실리콘막에 실금이 발생할 수 있으며, 상기 실금으로 인하여 상기 비정질 실리콘막(14)에 가해지는 장력이 완화되어 결정화된 다결정 실리콘막의 라만 스펙트럼의 피크값이 종래보다 왼쪽으로 이동하지 않을 수 있다.

여기서 주울 가열에 의한 결정화동안 상기 비정질 실리콘막(14)에 장력이 가해지는 메커니즘은 다음과 같다. 상기 도전층(12)에 0.1 내지 300㎲의 아주 짧은 시간 동안 1100℃ 이상의 고열을 발생시키는 전계가 인가되면, 상기 비정질 실리콘막(14)을 결정화하기에 충분한 고열이 상기 비정질 실리콘막(14)에 전달된다. 그러나 상기 도전층(12)에서 발생한 열의 전부가 상기 비정질 실리콘막(14)에 전달되기에는 짧은 시간이므로, 결정화동안 상기 도전층(12)과 상기 비정질 실리콘막(14) 사이에서는 온도 구배가 발생한다. 이 때, 상기 도전층(12)에 가해지는 온도가 더 높고, 더욱이 상기 도전층(12)은 상기 비정질 실리콘막(14)보다 열팽창 계수가 크므로, 상기 도전층(12)은 상기 비정질 실리콘막(14)보다 상대적으로 많이 팽창하게 된다. 그러면 상기 비정질 실리콘막(14)보다 많이 팽창하는 상기 도전층(12)에는 인장 응력이 작용하게 되고, 반대로 상부에 위치한 상기 제 2 절연층(13) 및 상기 비정질 실리콘층(14)에는 장력이 작용하게 된다.

이와 같이 주울 가열에 의해 상기 비정질 실리콘막(14)을 결정화하면, 결정화 동안에 상기 비정질 실리콘층(14)에 장력이 작용하게 됨으로써, 라만 스펙트럼의 피크값이 종래보다 왼쪽으로 이동할 수 있다. 따라서 본 발명에서와 같이 주울 가열에 의한 결정화 방법으로 결정화된 다결정 실리콘막의 라만 스펙트럼의 피크값은, 도 2에 도시된 바와 같이 종래 518-520 cm ^-1 보다 왼쪽으로 이동한 ^{515-517 cm -1 에서 나타난다. 본 발명에서 라만 스펙트럼의 피크값이 515-517 cm -1 에서 나타난다는 것은 단결정 실리콘막의 라만 스펙트럼의 피크값이 520.1 cm -1 나타나는 것을 기준으로 한 것이다.}

본 발명의 주울 가열에 의한 결정화 방법으로 결정화된 다결정 실리콘막으로, 라만 스펙트럼의 피크값이 515-517 cm ^-1 에서 나타나는 다결정 실리콘막을 주울 가열 다결정 실리콘막이라고 한다. 하기 표 1을 참조하면, 본 발명에 따른 주울 가열 다결정 실리콘막은 종래 518-520 cm ^-1 에서 라만 스펙트럼의 피크값이 나타나는 다결정 실리콘막보다 저항 특성이 우수하다.

도 3 내지 도 5는 본 발명의 다결정 실리콘막을 포함하는 제 1 실시예에 따른 박막트랜지스터를 제조하는 공정을 나타낸 단면도이다.

도 3을 참조하면, 유리, 스테인레스 스틸 또는 플라스틱 등으로 이루어진 기판(30)상에 실리콘 산화막 또는 실리콘 질화막과 같은 절연막을 이용하여 단층 또는 복층으로 버퍼층(31)을 형성한다. 이때 상기 버퍼층(31)은 상기 기판(30)에서 발생하는 수분 또는 불순물의 확산을 방지하거나, 결정화시 열의 전달 속도를 조절함으로써, 비정질 실리콘층의 결정화가 잘 이루어질 수 있도록 하는 역할을 한다.

이어서, 상기 버퍼층(31) 상에 비정질 실리콘막(32), 절연층(33), 및 도전층(34)을 형성한 후, 상기 도전층(34)에 전계를 인가하여, 상기 비정질 실리콘막(32)을 주울 가열 다결정 실리콘막으로 형성한다. 상기 비정질 실리콘막(32)을 주울 가열 다결정 실리콘막으로 형성하는 것은 상기 도 1 및 그에 관한 설명을 참조한다.

한편, 상기 도전층(34)에 전계를 인가하기 전에, 상기 구성요소들(30, 31, 32, 33, 34)이 형성된 상기 기판(30)을 적정한 온도 범위로 예열할 수 있다. 상기 적정한 온도 범위는 공정 전반에 걸쳐 상기 기판(30)이 손상되지 않는 온도범위를 의미하며, 바람직하게는 상기 기판(30)의 열변형 온도보다 낮은 범위이다. 예열 방법은 특별히 한정되는 것은 아니며, 예를 들어, 일반 열처리 로에 투입하는 방법, 램프 등의 복사열을 조사하는 방법 등이 사용될 수 있다.

또한 상기 도전층(34)에 전계를 인가하기 전에 상기 비정질 실리콘막(32)에 n형 또는 p형 불순물을 도핑할 수 있으며, 상기 도핑된 불순물을 활성화하기 위한 열처리 공정을 진행할 수도 있다. 또는 상기 도전층(32)에 전계를 인가하여 상기 비정질 실리콘막(32)을 주울 가열 다결정 실리콘막으로 형성한 후에 상기 다결정 실리콘막에 n형 또는 p형 불순물을 도핑할 수도 있으며, 상기 도핑된 불순물을 활성화하기 위한 열처리 공정을 진행할 수도 있다. 이때 n형 불순물로는 인(P)이 바람직하며, p형 불순물로는 붕소(B)가 바람직하다.

이어서 도 4를 참조하면, 상기 도전층(34) 및 상기 절연층(33)을 제거하고, 상기 주울 가열 다결정 실리콘막을 패터닝하여, 반도체층(35)으로 형성한다.

이어서, 상기 반도체층(35) 상에 게이트 절연막(36)을 형성한다. 상기 게이트 절연막(36)은 실리콘 산화막, 실리콘 질화막 또는 이들의 이중층일 수 있다.

계속해서, 상기 게이트 절연막(36) 상에 알루미늄(Al) 또는 알루미늄-네오디뮴(Al-Nd)과 같은 알루미늄 합금의 단일층이나, 크롬(Cr) 또는 몰리브덴(Mo) 합금 위에 알루미늄 합금이 적층된 다중층을 게이트 전극용 금속층(도시안됨)을 형성하고, 사진 식각공정으로 상기 게이트 전극용 금속층을 식각하여 상기 반도체층(35)의 채널 영역와 대응되는 부분에 게이트 전극(37)을 형성한다.

이어서, 상기 게이트 전극(37)을 포함하는 기판 전면에 걸쳐 층간 절연막(38)을 형성한다. 여기서, 상기 층간 절연막(38)은 실리콘 질화막, 실리콘 산화막 또는 이들의 다중층일 수도 있다.

이어서, 상기 층간 절연막(38) 및 상기 게이트 절연막(36)을 식각하여 상기 반도체층(35)의 소오스/드레인 영역의 일정 영역을 노출시키는 콘택홀(39)을 형성한다.

이어서 도 5를 참조하면, 상기 층간 절연막(38) 상에 상기 콘택홀(39)을 통하여 상기 반도체층(35)의 소오스/드레인 영역과 연결되는 소오스/드레인 전극(39a, 39b)을 형성한다.

도 6 내지 도 7은 본 발명의 다결정 실리콘막을 포함하는 제 2 실시예에 따른 박막트랜지스터를 제조하는 공정을 나타낸 단면도이다. 하기에서 특별히 언급되는 것을 제외하고는 상기 실시예에서 언급된 것을 참조한다.

도 6을 참조하면, 기판(40) 위에 버퍼층(41)을 형성한다. 상기 버퍼층(41) 상에 도전층(42), 절연층(43), 및 비정질 실리콘막(44)을 차례로 형성한다.

이어서 상기 도전층(42)에 전계를 인가하여, 상기 비정질 실리콘막(44)을 주울 가열 다결정 실리콘막으로 형성한다.

계속해서 도 7을 참조하면, 상기 주울 가열 다결정 실리콘막을 패터닝하여, 반도체층(45)으로 형성한다. 이어서, 상기 반도체층(45) 상에 게이트 절연막(46)을 형성하고, 상기 게이트 절연막(46) 상에 상기 반도체층(45)의 채널 영역과 대응되는 부분에 게이트 전극(47)을 형성한다.

이어서, 상기 게이트 전극(47)을 포함하는 기판 전면에 걸쳐 층간 절연막(48)을 형성하고, 상기 층간 절연막(48) 및 상기 게이트 절연막(46)을 식각하여 상기 반도체층(45)의 소오스/드레인 영역의 일정 영역을 노출시키는 콘택홀(49)을 형성한다. 이어서 상기 콘택홀(49)을 통하여 상기 반도체층(45)의 소오스/드레인 영역과 연결되는 소오스/드레인 전극(49a, 49b)을 형성한다.

도 8 내지 도 9는 본 발명의 다결정 실리콘막을 포함하는 제 3 실시예에 따른 박막트랜지스터를 제조하는 공정을 나타낸 단면도이다. 하기에서 특별히 언급되는 것을 제외하고는 상기 실시예에서 언급된 것을 참조한다.

도 8을 참조하면, 기판(50) 상에 버퍼층(51)을 형성한다. 상기 버퍼층(51) 상에 게이트 전극(52)을 형성한다. 이어서 상기 기판(50) 상에 게이트 절연막(53)을 형성한다.

계속해서 상기 게이트 절연막(53) 상에 비정질 실리콘막(54), 절연층(55), 및 도전층(56)을 차례로 형성한다. 이어서 상기 도전층(56)에 전계를 인가하여 상기 비정질 실리콘막(54)을 주울 가열 다결정 실리콘막으로 형성한다.

이어서 도 9를 참조하면, 상기 주울 가열 다결정 실리콘막을 패터닝하여, 반도체층(57)으로 형성한다.

이어서, 상기 반도체층(57) 상에 오믹콘택 물질막 및 소오스/드레인 도전막을 차례로 적층하고, 적층된 소오스/드레인 도전막 및 오믹콘택 물질막을 차례로 패터닝하여 소오스/드레인 전극(59a, 59b) 및 오믹콘택층(ohmic contact layer; 58)을 형성한다. 상기 오믹콘택층(58)은 불순물이 도핑된 비정질 실리콘막일 수 있으며, 상기 반도체층(57)에 불순물을 도핑하는 경우에는 상기 오믹콘택층(58)을 형성하지 않을 수 있다.

이하, 실험예 및 비교예를 참조하여 본 발명을 상술하지만, 본 발명의 범주가 그것에 의해 한정되는 것은 아니다.

[실험예 1]

가로 × 세로 × 두께가 2 ㎝ × 2 ㎝ × 0.7 ㎜인 기판 상에 제 1 절연층으로 PECVD 법에 의해 두께 3000 Å의 SiO ₂ 층을 형성하였다. 상기 제 1 절연층 상에 도전층으로 스퍼터링법에 의해 두께 1000Å의 몰리브덴층을 증착한 후, 제 2 절연층으로 PECVD 법에 의해 두께 1000Å의 SiO ₂ 층을 증착하였다. 상기 제 2 절연층 상에 PECVD 법에 의해 두께 500Å의 비정질 실리콘막을 증착하였다. 이어서 제조된 시편의 몰리브덴층에 600V의 전압을 300㎲동안 인가하여 주울 가열로부터 발생한 열을 이용하여 상기 비정질 실리콘막을 주울 가열 다결정 실리콘막으로 결정화하였다. 이때, 상기 몰리브덴층에 가해지는 순간 온도는 1100℃ 정도로 상승한 것으로 측정되었다. 이어서 상기 다결정 실리콘막에 10 KeV로 1분 동안 붕소 이온을 도핑한 후, 500℃의 온도에서 30분간 열처리하여 상기 붕소 이온을 활성화시켰다.

[실험예 2]

가로 × 세로 × 두께가 2 ㎝ × 2 ㎝ × 0.7 ㎜인 기판 상에 제 1 절연층으로 PECVD 법에 의해 두께 3000 Å의 SiO ₂ 층을 형성하였다. 상기 제 1 절연층 상에 도전층으로 스퍼터링법에 의해 두께 1000Å의 몰리브덴층을 증착한 후, 제 2 절연층으로 PECVD 법에 의해 두께 1000Å의 SiO ₂ 층을 증착하였다. 상기 제 2 절연층 상에 PECVD 법에 의해 두께 500Å의 비정질 실리콘막을 증착하였다. 이어서 제조된 시편의 몰리브덴층에 700V의 전압을 15㎲ 동안 인가하여 주울 가열로부터 발생한 열을 이용하여 상기 비정질 실리콘막을 주울 가열 다결정 실리콘막으로 결정화하였다. 이때, 상기 몰리브덴층에 가해지는 순간 온도는 1300℃ 정도로 상승한 것으로 측정되었다. 이어서 상기 다결정 실리콘막에 10 KeV로 1분동안 붕소 이온을 도핑한 후, 500℃의 온도에서 30분간 열처리하여 상기 붕소 이온을 활성화시켰다.

[비교예 1]

가로 × 세로 × 두께가 2 ㎝ × 2 ㎝ × 0.7 ㎜인 기판 상에 절연층으로 PECVD 법에 의해 두께 3000 Å의 SiO ₂ 층을 형성하였다. 상기 절연층 상에 PECVD 법에 의해 두께 500 Å의 비정질 실리콘막을 증착하였다. 상기 비정질 실리콘막이 형성된 기판을 관상로에서 600℃ 의 온도에서 24 시간 동안 열처리함으로써, 상기 비정질 실리콘막을 고상 결정화법에 의해 다결정 실리콘막으로 결정화하였다. 이어서 상기 다결정 실리콘막에 10 KeV로 1분동안 붕소 이온을 도핑한 후, 500℃의 온도에서 30분간 열처리하여 상기 붕소 이온을 활성화시켰다.

[비교예 2]

가로 × 세로 × 두께가 2 ㎝ × 2 ㎝ × 0.7 ㎜인 기판 상에 절연층으로 PECVD 법에 의해 두께 3000 Å의 SiO ₂ 층을 형성하였다. 상기 절연층 상에 PECVD 법에 의해 두께 500 Å의 비정질 실리콘막을 증착하였다. 상기 비정질 실리콘막이 형성된 기판을 관상로에서 600℃ 의 온도에서 30분 동안 열처리하여 상기 비정질 실리콘막에 초기 결정 시드와 진성 캐리어를 생성시킴으로써 도전이 가능하도록 형성한다. 이어서 상기 비정질 실리콘막에 3000V, 30ms 의 조건으로 전계를 10회 인가하여 다결정 실리콘막으로 결정화하였다. 이어서 상기 다결정 실리콘막에 10 KeV로 1분동안 붕소 이온을 도핑한 후, 500℃의 온도에서 30분간 열처리하여 상기 붕소 이온을 활성화시켰다.

[비교예 3]

가로 × 세로 × 두께가 2 ㎝ × 2 ㎝ × 0.7 ㎜인 기판 상에 제 1 절연층으로 PECVD 법에 의해 두께 3000 Å의 SiO ₂ 층을 형성하였다. 상기 제 1 절연층 상에 도전층으로 스퍼터링법에 의해 두께 1000Å의 몰리브덴층을 증착한 후, 제 2 절연층으로 PECVD 법에 의해 두께 1000Å의 SiO ₂ 층을 증착하였다. 상기 제 2 절연층 상에 PECVD 법에 의해 두께 500Å의 비정질 실리콘막을 증착하였다. 이어서 제조된 시편의 몰리브덴층에 600V의 전압을 310ms 인가하여 주울 가열로부터 발생한 열을 이용하여 상기 비정질 실리콘막을 주울 가열 다결정 실리콘막으로 결정화하였다. 이때, 상기 몰리브덴층에 가해지는 순간 온도는 1000℃ 정도로 상승한 것으로 측정되었다. 이어서 상기 다결정 실리콘막에 10 KeV로 1분동안 붕소 이온을 도핑한 후, 500℃의 온도에서 30분간 열처리하여 상기 붕소 이온을 활성화시켰다.

도 10은 상기 실험예들 및 비교예들에 따라 결정화된 다결정 실리콘막의 라만 스펙트럼을 나타낸 그래프이다.

도 10을 참조하면, 비교예 1 및 비교예 2에 따라 결정화된 다결정 실리콘막의 경우는 라만 스펙트럼의 피크값이 520 cm ^-1 에서 ^{나타나고, 비교예 3에 따라 결정화된 다결정 실리콘막의 경우는 518 cm -1 에서 나타남을 확인할 수 있다.}

비교예 2에 따라 비정질 실리콘막 상부 또는 하부에 도전층을 형성하지 않고, 상기 비정질 실리콘막을 가열하여 도전성을 갖도록 형성하고, 상기 도전성을 가지는 상기 비정질 실리콘막에 전계를 인가하여 결정화된 다결정 실리콘막의 경우에도 라만 스펙트럼의 피크값이 520 cm ^-1 에서 ^{나타남을 확인할 수 있다. 비교예 2에서처럼 비정질 실리콘막을 예열하여 도전성을 갖도록 형성하여도, 상기 비정질 실리콘막의 저항은 도전층보다 높다. 그래서 결정화가 진행될 수 있는 온도로 상기 비정질 실리콘막을 가열하기 위해서는 상기 비정질 실리콘막에 1회 전계를 인가하는 시간이 30ms정도가 되어야 하는데, 상기 시간 동안 전계가 인가되면, 기판 상에 형성된 막들의 팽창 정도의 차이가 점점 감소하여 결정화동안 상기 비정질 실리콘막에 장력이 가해지지 않는다. 그 결과 상기 비교예 2에 따라 결정화된 다결정 실리콘막의 라만 스펙트럼이 왼쪽으로 이동하지 않았음을 확인할 수 있다.}

또한 비교예 3의 경우, 비정질 실리콘막 하부에 도전층을 형성하여도 310㎲정도의 시간 동안 전계를 인가하면, 도 7에서 보이는 바와 같이 결정화동안 상기 비정질 실리콘막에 실금이 발생했음을 확인할 수 있다. 상기 실금은 결정화동안 상기 비정질 실리콘막에 가해지는 장력을 완화하는 요소로 작용하게 되었으며, 그로 인하여 결정화된 다결정 실리콘막의 라만 스펙트럼의 피크값을 515-517 cm ^-1 로 이동시킬 정도의 장력이 상기 비정질 실리콘막에 가해지지 않았음을 확인할 수 있다.

이에 대하여, 도 6을 참조하면, 실험예 1 및 실험예 2에 따라 결정화된 다결정 실리콘막의 경우는 라만 스펙트럼의 피크값이 각각 517 및 515 cm ^-1 에서 ^{나타남을 확인할 수 있다. 실험예 1 및 2에 따라 상기 비정질 실리콘막 하부에 상기 비정질 실리콘막보다 열팽창 계수가 큰 몰리브덴층을 형성하고, 상기 몰리브덴층에 0.1 내지 300㎲ 시간인 300㎲ 및 15 ㎲ 동안 전계를 인가하여 1100℃ 이상의 고열로 열처리를 하여 주울 가열에 의해 상기 비정질 실리콘막을 결정화하는 경우에는, 결정화를 위한 열처리시 상기 몰리브덴층이 급속하게 팽창하고, 그로 인하여 실리콘막에는 장력이 가해짐으로써, 라만 스펙트럼의 피크값이 종래보다 왼쪽으로 이동하여 515-517cm -1 에서 나타남을 확인할 수 있다.}

표 1은 실험예들에 따라 결정화된 다결정 실리콘막의 저항값을 측정한 것을 나타낸 것이며, 표 2는 비교예들에 따라 결정화된 다결정 실리콘막의 저항값을 측정한 것을 나타낸 것이다. 각각 4회의 실험을 하여 측정하였다.

표 1

표 2

표 1 및 2를 참조하면, 실험예들에 따라 결정화된 다결정 실리콘막의 경우 비교예들에 따라 결정화된 다결정 실리콘막의 저항값의 약 1/2 이하의 값을 가짐을 확인할 수 있으며, 특히 실험예 2에 따라 결정화된 다결정 실리콘막의 경우는 비교예들과 비교하여 약 1/100 정도의 값을 가짐을 확인할 수 있다. 따라서 실험예들에 따라 결정화된 주울 가열 다결정 실리콘막의 저항 특성이 비교예들에 따라 결정화된 다결정 실리콘막보다 우수함을 확인할 수 있다.

본 발명은 이상에서 살펴본 바와 같이 바람직한 실시예를 들어 도시하고 설명하였으나, 상기한 실시예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능할 것이다.