| JPH07244092 | PEAK STRETCHER CIRCUIT |
| JPS63275962 | PEAK DETECTING CIRCUIT |
| JP4771796 | Pulse signal peak value detection circuit |
CALVO LOPEZ BELEN (ES)
ALEGRE PEREZ JUAN PABLO (ES)
CELMA PUEYO SANTIAGO
CALVO LOPEZ BELEN (ES)
ALEGRE PEREZ JUAN PABLO (ES)
CARLOSENA ET AL.: "The Flipped Voltage Follower: A Useful Cell for Low-Voltage Low-Power Circuit Design", IEEE TRANSACTIONS ON CIRCUITS AND SYSTEMS PART I: REGULAR PAPERS., vol. 2, no. 7, 1 July 2007 (2007-07-01), pages 1276 - 1291
SEO-BAE ET AL.: "The CHIP - Peak Detectors for Multistandard Wireless Receivers", CIRCUITS AND DEVICES MAGAZINE, vol. 22, no. 6, November 2006 (2006-11-01), pages 6 - 9
CALVO ET AL.: "Low-voltage Low-power 100 MHz Programmable Gain Amplifier in 0.35 ?m CMOS.", ANALOG INTEGRATED CIRCUITS AND SIGNAL PROCESSING., vol. 48, no. 3, September 2006 (2006-09-01), NETHERLANDS
OLIAEI ET AL.: "Compound Current Conveyor (CCII+ and CCII-)", ELECTRONICS LETTERS, vol. 33, no. 4, 13 February 1997 (1997-02-13), STEVENAGE, GB, pages 253 - 254
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R E I V I N D I C A C I O N E S
1. Detector de pico (1 ') positivo, caracterizado porque comprende:
- una celda G m (2') que comprende
un primer par de transistores (M'i, IvV 2 ), donde Ia fuente (F'-i) del primer transistor CMOS (M'i) está conectada al drenador (D' 2 ) del segundo transistor CMOS (M' 2 ), cuya fuente (F'2) a su vez está conectada a tierra, estando el drenador (D'-i) del primer transistor CMOS (M'-i) conectado a Ia puerta (P' 2 ) del segundo transistor CMOS (M' 2 ), y siendo excitado por una fuente de intensidad (l'i),
un segundo par de transistores CMOS (M'3, M'4), formado por un tercer transistor CMOS (M' 3 ) y un cuarto transistor CMOS (M' 4 ), y una segunda fuente de intensidad (l' 2 ), estando el segundo par de transistores CMOS (M' 3 , M' 4 ) dispuesto de manera simétrica con respecto del primer par de transistores CMOS (M'i, M' 2 ), y donde las fuentes (F'-i, F' 3 ) del primer (M'-i) y tercer (M' 3 ) transistores CMOS están conectadas entre sí y Ia fuente (F' 4 ) del cuarto transistor CMOS (M' 4 ) está conectada a tierra,
y un quinto transistor CMOS (M' 5 ), cuya puerta (P' 5 ) está conectada a Ia puerta (P 4 ) del cuarto transistor CMOS (M 4 ), cuya fuente (F' 5 ) está conectada a tierra y cuyo drenador (D' 5 ) es excitado por una fuente de intensidad (l' 3 ), aplicándose Ia tensión de entrada a Ia puerta del primer transistor CMOS (M' T );
- un espejo de corriente (3'), conectado a Ia celda G m (2'), formado por dos transistores CMOS (M' 6 , M' 7 ), cuyas puertas (P' 6 , PV) están conectadas entre sí y al drenador (D' 6 ) del transistor CMOS (M' 6 ), y
- un conjunto de condensador (4'), conectado a Ia celda G m (2') y al espejo de corriente (3'), que comprende un condensador (C) y que almacena Ia tensión de pico.
2. Detector de pico positivo (1') de acuerdo con Ia reivindicación 1 , 5 caracterizado porque el conjunto de condensador (4') comprende además una fuente de intensidad (1 4 ) en paralelo con el condensador (C).
3. Detector de pico diferencial (1"), caracterizado porque comprende dos detectores de pico positivos (1 ') de acuerdo con Ia reivindicación 1 conectados o entre sí a los que se aplica respectivamente el lado positivo y el lado negativo de Ia tensión de entrada (V" e +, V" e- ).
5 0 5 0 |
DETECTOR DE PICO POSITIVO
D E S C R I P C I ó N
OBJETO DE LA INVENCIóN
El objeto principal de Ia presente invención es un detector de pico positivo especialmente diseñado para funcionar a altas frecuencias con un bajo consumo.
ANTECEDENTES DE LA INVENCIóN
Los detectores de pico se utilizan frecuentemente como bloques constructivos en una gran variedad de circuitos para diversas aplicaciones, con especial importancia en los circuitos de control de ganancia para receptores de comunicación inalámbrica. Su función principal es detectar el valor de pico de una señal de entrada y seguir el pico durante un determinado período de tiempo.
Los detectores de pico más frecuentes se basan en el uso de un condensador que se carga cuando Ia tensión de entrada es mayor que Ia tensión de pico almacenada en ese momento, y que conservan Ia tensión cuando Ia tensión de entrada baja por debajo de Ia tensión de pico almacenada. Un inconveniente de este tipo de topologías es Ia existencia de corrientes parásitas que provocan Ia descarga paulatina del condensador, falseando así Ia tensión de pico almacenada en él. Otro inconveniente frecuente se relaciona con Ia rapidez de carga del condensador, que debe ser muy elevada para que el detector de pico funcione adecuadamente ante señales de frecuencias elevadas. Así, para conseguir un condensador de carga muy rápida, es necesario que tenga una capacidad baja. Sin embargo, si Ia capacidad es baja, Ia descarga debido a cargas parásitas también será más rápida, y por tanto más perjudicial, debiendo llegarse a un compromiso entre ambas.
El documento "Peak detectors for multistandard wireless receivers", de
Seok-Bae Park et al., publicado en Ia revista "IEEE circuits & devices magazine" de noviembre/diciembre, describe un detector de pico basado en tecnología
CMOS que emplea un circuito amplificador diferencial simple excitado mediante una fuente de intensidad.
En ciertos campos de Ia técnica se requieren detectores de pico que funcionen adecuadamente a altas frecuencias manteniendo a Ia vez unas buenas características de rapidez, precisión, bajo voltaje, bajo consumo de potencia y de pequeño tamaño. La utilización de tecnología CMOS ha resuelto algunos de estos inconvenientes. Sin embargo, a medida que aumenta Ia frecuencia de Ia señal de entrada presentan inconvenientes relativos a su rapidez, consumo y complejidad.
DESCRIPCIóN DE LA INVENCIóN
Un aspecto de Ia presente invención se refiere a un circuito de detección de pico positivo, o detector de pico positivo, basado en una celda G m de alto rendimiento formada por transistores CMOS, que resuelve los problemas mencionados.
El circuito de detección de pico positivo de Ia invención comprende fundamentalmente una celda G m , un espejo de corriente y un conjunto de condensador. La tensión de entrada se aplica a Ia celda G m , que está formada por cuatro transistores CMOS dispuestos simétricamente dos a dos, estando Ia puerta de uno de ellos conectada a un quinto transistor CMOS. Tres fuentes de intensidad excitan Ia celda G m . A Ia salida de Ia celda G m se dispone un espejo de corriente, que a su vez está conectado al conjunto de condensador, que comprende un condensador donde se almacena Ia tensión de pico. En una realización preferente de Ia invención, el conjunto de condensador comprende además una fuente de intensidad en paralelo que sirve para forzar Ia tasa de descarga del condensador a un valor conocido. Esta fuente de intensidad
determina el compromiso entre error en Ia detección del pico (rizado) y detección de Ia envolvente de Ia señal.
Así, cuando Ia tensión de entrada al detector de pico supera Ia tensión de pico almacenada en el condensador en ese momento, Ia intensidad sobrante atraviesa Ia celda G m , pasa a través del espejo de corriente y se emplea en elevar Ia tensión almacenada por el condensador. Por el contrario, si Ia tensión de entrada es menor que Ia tensión actualmente almacenada por el condensador, no pasa ninguna intensidad por el espejo de corriente.
DESCRIPCIóN DE LOS DIBUJOS
Para complementar Ia descripción que se está realizando y con objeto de ayudar a una mejor comprensión de las características de Ia invención, de acuerdo con un ejemplo preferente de realización práctica de Ia misma, se acompaña como parte integrante de dicha descripción, un juego de dibujos en donde con carácter ilustrativo y no limitativo, se ha representado Io siguiente:
Figura 1.- Muestra un detector de pico positivo de acuerdo con Ia técnica anterior.
Figura 2.- Muestra un detector de pico positivo de acuerdo con una primera realización de Ia invención.
Figura 3.- Muestra un detector de pico diferencial de acuerdo con una segunda realización de Ia invención.
REALIZACIóN PREFERENTE DE LA INVENCIóN
Se describe a continuación una realización particular del detector de pico positivo (V) de acuerdo con Ia invención.
En primer lugar, Ia Fig. 1 muestra un detector de pico positivo de acuerdo con Ia técnica anterior (1 ), en el que el circuito rectificador se construye utilizando un circuito amplificador diferencial simple (2), formado por los transistores CMOS M-i, M 2 , M 3 y M 4 , excitado mediante una fuente de intensidad (I-i), y un espejo de corriente unidireccional (3) formado por los transistores CMOS M 5 y Me. En este detector de pico positivo según Ia técnica anterior (1 ), cuando tensión de entrada (V e ) es mayor que Ia tensión de pico (Vp), el exceso de corriente fluye por el espejo de corriente unidireccional (3) a través del transistor CMOS (M 5 ), se copia al transistor CMOS (M 6 ), y llega hasta el conjunto de condensador (4), modificando Ia carga del condensador (C). La pequeña fuente de corriente (I 2 ) sirve para que Ia inevitable descarga del condensador (C) se produzca de un modo controlado.
La Fig. 2 muestra un detector de pico de acuerdo con Ia presente invención (V), que comprende una celda G m (2'), un espejo de corriente (3'), formado por dos transistores CMOS (M' 6 y M' 7 ), y un conjunto de condensador (4'), donde un condensador (C) almacena Ia tensión de pico (V p ), y se descarga paulatinamente a través de una fuente de intensidad (l' 4 ). En lugar del circuito amplificador diferencial simple (2) usado en Ia técnica anterior, representado en Ia Fig. 1 , se emplea una celda G m de alto rendimiento (2') formada por cinco transistores CMOS, cuatro de ellos (MV M' 4 ) dispuestos simétricamente dos a dos excitados por un par de fuentes de intensidad (l'-ι, T 2 ), y el quinto transistor CMOS (M' 5 ), excitado por otra fuente de intensidad (l' 3 ).
Así, Ia tensión de pico (V' p ) es Ia tensión a través del condensador (C), mientras que Ia tensión de entrada (V' e ) es aplicada a Ia celda G m (2') a través de Ia puerta (P'-i ) de un primer transistor CMOS (M'-i) cuya fuente (F'-i ) está conectada al drenador (D' 2 ) de un segundo transistor CMOS (M' 2 ), cuya fuente (F'2) a su vez está a tierra. El drenador (D'-i) del primer transistor CMOS (M'-i) está conectado con Ia puerta (P' 2 ) del segundo transistor CMOS (M'2), y además está excitado por una fuente de intensidad (l'i). Un segundo
par de transistores CMOS, formado por un tercer transistor CMOS (M' 3 ) y un cuarto transistor CMOS (M' 4 ), y una segunda fuente de intensidad (l' 2 ) están situados de manera simétrica con respecto del primer par de transistores CMOS (M'i, M' 2 ), estando conectadas las fuentes (F'i, F' 3 ) del primer (M'-i) y tercer (M' 3 ) transistores CMOS entre sí y Ia fuente (F' 4 ) del cuarto transistor CMOS (M' 4 ) a tierra. El quinto transistor CMOS (M' 5 ) tiene su puerta (P' 5 ) conectada a Ia puerta (P' 4 ) del cuarto transistor CMOS (M 4 ), Ia fuente (F' 5 ) conectada a tierra y el drenador (D' 5 ) excitado por una fuente de intensidad
(l' 3 ).
De este modo, el nuevo amplificador consiste básicamente en un par diferencial, constituido por Ia celda G m (2'), muy simple que utiliza realimentación negativa, adecuado para funcionar con bajos voltajes y altas frecuencias. Esta celda G m (2') tiene una transconductancia sustancialmente mayor y un consumo total de potencia igual que el de un circuito amplificador diferencial simple (2). Por tanto, el detector de pico positivo de Ia presente invención (V) presenta una mayor linealidad a altas frecuencias, manteniendo a Ia vez un bajo consumo de potencia.
Con este esquema, cuando Ia tensión de entrada (V' e ) es mayor que
Ia tensión de pico (V' p ), el exceso de corriente fluye a través de los transistores (M' 5 y M' 6 ), es copiado a (M' 7 ) y modifica Ia carga del condensador (C), quedando almacenada Ia nueva tensión de pico (V' p ). En caso contrario, cuando tensión de entrada (V' e ) es menor que Ia tensión de pico (Vp), el condensador (C) queda aislado en paralelo con Ia fuente de intensidad (T 4 ), descargándose lentamente de modo controlado a través de ésta.
Finalmente, Ia Fig. 3 muestra un detector de pico diferencial (V) de acuerdo con Ia presente invención. Se emplea un detector de pico simple como el detector de pico positivo (V) descrito arriba para cada señal balanceada, añadiendo ambas señales en una única salida: el exceso de corriente que fluye
a través de los espejos de corriente carga el condensador (C") cuando Ia tensión de entrada es mayor que Ia tensión de pico (V" p ); cuando (V" e +-V" e- ) es menor que Ia tensión de pico (V" p ) el condensador (C") se descarga lentamente mediante Ia corriente de Ia fuente de intensidad (F" 4 ). Se observa que se trata de una arquitectura completamente simétrica.