Beschreibung Leistungstransistoranordnung mit hoher Spannungsfestigkeit Die vorliegende Erfindung betrifft eine Leistungstransisto- ranordnung, bei der in einem Halbleiterkörper in Bodyzonen eingebettete Sourcezonen, Gate-Elektroden sowie eine Drainzo- ne vorgesehen ist. Die Struktur kann dabei bevorzugt als Up- Drain-Struktur ausgebildet sein, bei der die Drainzone auf derselben Seite des Halbleiterkörpers vorgesehen ist wie die Body-und Sourcezonen, der Stromfluß aber über ein vergrabe- nes hochdotiertes Gebiet im Halbleiterkörper führt. Alterna- tiv kann auch eine vertikale Struktur vorgesehen sein, bei der die Drainzone der Leistungstransistoranordnung auf der gegenüberliegenden Seite des Halbleiterkörpers angeordnet ist.

Es ist jeweils eine Gate-Elektrode über einem Kanalbereich einer MOS-Anordnung in den Bodyzonen angeordnet, durch den die Ladungsträger von den Sourcezonen der MOS-Anordnung in Richtung Drainzone der MOS-Anordnung fließen. Die Gate- Elektroden dienen zur Steuerung des Ladungsträgerflusses.

Ein Teilelement der gesamten Leistungstransistoranordnung ist damit ein MOSFET, der an einer Oberfläche des Halbleiterkör- pers angeordnet ist. Wird an diesen MOSFET eine zunehmende Drainspannung in Durchlaßrichtung angelegt, so bildet sich im Kanalgebiet des MOSFET ausgehend vom drainseitigen pn- Übergang eine Raumladungszone, bis schließlich die Durch- bruchsspannung erreicht wird. Zuvor wird allerdings bereits die im Hinblick auf Stabilität und Zuverlässigkeit erlaubte Drainspannung des MOSFET erreicht. Ziel der vorliegenden Er- findung ist es, das Überschreiten der erlaubten Drainspannung des MOSFET bei einer Leistungstransistoranordnung zu vermei- den und dabei die Sperrfähigkeit der Leistungstransisto- ranordnung zu erhöhen, so daß eine hohe Spannungsfestigkeit der Anordnung gewährleistet ist.

Aus DE 195 34 154 ist bereits bekannt, daß zur Erzielung ei- ner hohen Spannungsfestigkeit bei DMOS-Transistoren eine Kom- bination eines DMOS-Transistors mit einem JFET-Transistor ge- nutzt werden kann. Durch eine geeignete Dimensionierung des JFET kann dabei erreicht werden, daß die Pinch-Off-Spannung des JFET niedriger ist als die erlaubte Drainspannung des DMOS-Transistors. Bei Erreichen der Pinch-Off-Spannung am JFET wird damit ein weiterer Spannungsanstieg am DMOS- Transistor vermieden.

Aus dem Stand der Technik ist weiterhin aus US 4,835,596 eine Kombination eines Bipolar-Transistors mit einem JFET bekannt.

Allgemein ist die Kombination eines Niedervoltschalters, bei- spielsweise eines DMOS-Transistors, mit einem Hochvoltschal- ter, beispielsweise eines JFETs, aus B. J. Baliga, Trends in Power Semiconductor Devices, IEEE Transactions on Electron Devices, Vol. 43, No. 10, October 1996, Seite 1717 bis 1731 bekannt.

Problematisch an den bisher bekannten Anordnungen aus dem Stand der Technik ist jedoch, daß sie nur mit relativ aufwen- digen oder speziellen Verfahren hergestellt werden können.

Aufgabe der vorliegenden Erfindung ist es daher, eine Lei- stungstransistorordnung mit hoher Spannungsfestigkeit bereit- zustellen, die auf möglichst einfache Weise herzustellen ist und in ihren Betriebseigenschaften möglichst weitgehend opti- miert werden kann.

Diese Aufgabe wird gelöst durch die Merkmale des vorliegenden Anspruchs 1.

Die vorliegende Erfindung bietet die Vorteile einer mono- lithischen Integration eines lateralen Standard-MOSFET- Transistors, beispielsweise eines n-Kanal-Transistors, wie er in jeder CMOS-oder BICMOS-Technologie verwendet wird, und

eines JFET-Transistors. Somit können weitgehend Standardpro- zesse verwendet werden, um die Anordnung der vorliegenden Er- findung herzustellen. Diese Prozesse sind aus dem Stand der Technik hinreichend bekannt.

Es wird eine Leistungstransistoranordnung hergestellt, die auf einer Seite eines Halbleiterkörpers Bodyzonen aufweist, wobei in jede Bodyzone eine hochdotierte Sourcezone eingebet- tet ist. Der Halbleiterkörper kann dabei prinzipiell aus ei- nem einheitlichen Substrat oder auch aus mehreren Schichten, wie einer Substratschicht und einer oder mehrerer Epitaxie- schichten, bestehen. In einer bevorzugten Ausführungsform der Erfindung wird von einem Substrat ausgegangen, beispielsweise vom Typ p, auf dem mindestens eine Epitaxieschicht entgegen- gesetzten Leitungstyps vorgesehen ist, beispielsweise vom Typ n. Die unterschiedlichen Bodyzonen sind dabei voneinander durch Gebiete getrennt, die denselben Leitungstyp wie die Epitaxieschicht aufweisen, die jedoch eine höhere Dotierungs- konzentration als die Epitaxieschicht besitzen können. Diese Gebiete grenzen somit direkt an zwei benachbarte Bodyzonen an. Hochdotierte Zonen ersten Leitungstyps erstrecken sich in die Gebiete ersten Leitungstyps und in die angrenzenden Body- gebiete und bilden dabei Drainzonen von MOSFETs in den Body- gebieten. Die Kanalbereiche dieser MOSFETs liegen in den Bo- dyzonen im Bereich der Oberfläche des Halbleiterkörpers und reichen von den Sourcezonen zu den hochdotierten Zonen. Uber den Kanalbereichen sind Gate-Elektroden angebracht.

Die Gebiete zwischen den Bodyzonen wirken nunmehr zum einen als Driftzone von der Drainzone der MOSFETs zu der tatsäch- lich extern kontaktierten Drainzone der gesamten Lei- stungstransistoranordnung, zum anderen als Kanalbereich eines JFET-Transistors, wobei die Bodyzonen als Gate-Elektroden des JFET wirken, die Drainzone des MOSFET als Sourcezone des JFET und die Drainzone der Leistungstransistoranordnung als Drain- zone des JFET. Man erhält also eine monolithisch integrierte

Reihenschaltung eines lateralen Standard-MOSFET und eines vertikal angeordneten JFET in Form einer Kaskode.

Die Bodyzonen und die Gebiete zwischen den Bodyzonen können nun so ausgelegt werden, insbesondere durch entsprechende Wahl ihrer Breite, Tiefe und Dotierung, daß die Pinch-Off- Spannung des JFET geringer ist als die erlaubte Drainspannung des MOSFET. Beim Erreichen der Pinch-Off-Spannung wird das Kanalgebiet des JFET abgeschnürt bzw. von beweglichen La- dungsträgern befreit und jeder weitere Spannungsanstieg fällt dann nur noch an der JFET-Struktur ab. Ist beispielsweise der MOSFET als 3 V Standard-n-Kanal-MOSFET ausgelegt, so muß der Kanal des JFET und damit der Leitungspfad bei einer Spannung kleiner 3 V abgeschnürt sein. So kann je nach Spannungsfe- stigkeit des JFET mit einem 3 V Standard-n-Kanal-MOSFET eine Spannung von beispielsweise 100 V geschaltet werden.

Im bisherigen Stand der Technik ist nur die Kombination eines JFET mit einem DMOS-Transistor bzw. einem Bipolar-Transistor bekannt. Eine solche Anordnung kann im Gegensatz zur vorlie- genden Erfindung jedoch nicht mit den leicht beherrschbaren Standardverfahren beispielsweise der CMOS-Technologie herge- stellt werden. Außerdem ermöglicht die vorliegende Erfindung wesentlich kürzere Gatelängen und damit weitaus geringere Ga- tekapazitäten, da sich im vorliegenden Fall im Gegensatz zu einer DMOS-Anordnung jedes Gate nur über den Kanalbereich er- streckt. Man erhält damit eine MOSFET-Transistoranordnung, die im Hinblick auf ihre Gatekapazität weitestgehend opti- miert werden kann.

Die erfindungsgemäß vorgeschlagene Anordnung in Form einer monolithisch integrierten Kaskode eines Standard-JFET mit ei- nem Standard-MOSFET-Transistor bietet außerdem den Vorteil, daß ausgehend von einem Standard-BICMOS-Prozeß ohne zusätzli- che Prozeßschritte eine separate Optimierung der MOS- Anordnung und der JFET-Anordnung erfolgen kann. Dies wird er- möglicht, da die Herstellung der Anordnung wie erwähnt

durch die leicht beherrschbaren Standard-Verfahren aus der CMOS-Prozeßtechnik erfolgen kann.

In einer bevorzugten Ausführungsform erstreckt sich die Drainzone der gesamten Leistungstransistoranordnung von der- selben Oberfläche des Halbleiterkörpers aus in den Halblei- terkörper wie die Body-und Sourcezone des MOSFET. Im Halb- leiterkörper ist dabei unter den Bodyzonen und den Gebieten zwischen den Bodyzonen eine vergrabene hochdotierte Schicht vorgesehen, die mit der Drainzone der Leistungstransisto- ranordnung verbunden ist und damit einen niederohmigen Lei- tungspfad zur Drainzone bildet. Man erhält damit für die ge- samte Leistungstransistoranordnung aus MOSFET und JFET eine Up-Drain-Struktur.

Alternativ kann jedoch auch vorgesehen sein, daß sich die Drainzone der Leistungstransistoranordnung von einer anderen Oberfläche des Halbleiterkörpers aus in den Halbleiterkörper erstreckt. Man erhält damit für die gesamte Leistungstransi- storanordnung aus MOSFET und JFET eine vertikale Struktur.

Zwischen der Drainzone und den Gebieten zwischen den Bodyge- bieten liegt dabei noch eine weitere Driftzone.

Zur Kontaktierung der unterschiedlichen Gebiete können prin- zipiell verschiedenste Anordnungen vorgesehen werden. Es kann beispielsweise eine Kontaktierung der Bodyzone durch hochdo- tierte Gebiete erfolgen, die in die Sourcezone eingebettet sind und mit der Oberfläche der Sourcezone bündig abschlie- ßen. Die Kontaktierung der Bodyzone wird somit durch die Sourcezone zur Oberfläche des Halbleiterkörpers geführt.

Alternativ kann jedoch auch vorgesehen werden, daß zur Kon- taktierung der Bodyzone hochdotierte Gebiete vorgesehen sind, die im Bereich der Oberfläche des Halbleiterkörpers an die Sourcezone angrenzen und mit der Bodyzone verbunden sind. Die Kontaktierung der Bodyzone ist somit direkt neben der Source- zone angeordnet. Eine gewisse Beeinflussung der Kanalweite

durch das hochdotierte Kontaktgebiet kann dabei ohne größere Schwierigkeiten in Kauf genommen werden.

In beiden Fällen sind die Kontakte der Sourcezone und der Bo- dyzone durch eine Metallisierung miteinander verbunden, um zu garantieren, daß die Bodyzone auf Source-Potential gehalten werden kann.

Spezielle Ausführungsformen der vorliegenden Erfindung werden anhand der Figuren 1 und 2 sowie der nachfolgenden Beschrei- bung erläutert.

Es zeigen : Figur 1 : monolithische Kombination eines n-Kanal-MOSFET mit einem JFET als Up-Drain-Struktur Figur 2 : Anordnung nach Fig. 1 mit alternativer Kontaktierung Die spezielle Ausführungsform nach Figur 1 zeigt den Halblei- terkörper einer Leistungstransistoranordnung mit einer Up- Drain-Struktur, wobei eine n-Epitaxieschicht 1 auf einem p- Substrat 15 erzeugt wurde und wobei die Anordnung im Bereich der oberen Oberfläche 5 eine hochdotierte n+-Drainzone 14 aufweist. Im Bereich dieser Oberfläche 5 weist der Halblei- terkörper auch eine Bodyzone 4 auf, die im vorliegenden Bei- spiel eine Dotierung vom Typ p besitzt. In die Bodyzone 4 ist eine hochdotierte Sourcezone 6 mit einer Dotierung von Typ n+ eingebettet.

Zwischen zwei Bodyzonen sind Gebiete 11 mit einer Dotierung vom Typ n vorgesehen. Sie bilden eine Driftzone 7 in Richtung zur Drainzone 14 der Leistungstransistoranordnung und gleich- zeitig einen Kanalbereich eines JFET. In diese Gebiete 11 so- wie in die angrenzenden Bodyzonen 4 erstrecken sich ausgehend von der oberen Oberfläche 5 des Halbleiterkörpers hochdotier- te n+-Zonen 10, deren Dotierung derjenigen der Sourcezonen 6

entspricht und die gleichzeitig mit den Sourcezonen 6 herge- stellt werden. Die Gebiete 11 weisen eine Dotierung auf, die geringer ist als die Dotierung der hochdotierten Zonen 10, die jedoch größer sein kann als die Dotierung der Epitaxie- schicht 1. Für die Gebiete 11 kann beispielsweise eine Dotie- rung im Bereich von 1017 pro cm2 verwendet werden. Die Epita- xieschicht weist üblicherweise eine Dotierung im Bereich von 1015 pro cm2 auf. Die Breite der Gebiete 11 kann im Bereich einiger um gewählt werden, bevorzugt zwischen 0,2 um und 2 um, beispielsweise bei 1 um, wobei die gesamte Anordnung eine Breite von einigen um aufweist. In einer realen Lei- stungstransistoranordnung sind sehr viele dieser Zellen ne- beneinander angeordnet.

Die hochdotierte Zone 10 erstreckt sich in die angrenzenden Bodyzonen 4 in Richtung auf die in die Bodyzonen 4 eingebet- teten Sourcezonen 6 zu. Zwischen der hochdotierten Zone 10 und den Sourcezonen 6 entsteht somit ein Kanalbereich 8, über dem jeweils eine Gate-Elektrode 9 angeordnet ist.

Unter den Bodyzonen 4 und den Gebieten 11 ist eine vergrabene hochdotierten n+-Schicht 2 vorgesehen, die einen Leitungspfad zur Drainzone 14 bildet.

Die Kontaktierung der Bodyzone 4 erfolgt im vorliegenden Bei- spiel durch das p-Gebiet 12. Die Sourcezone 6 weist dabei ei- ne Aussparung auf, die durch ein hochdotiertes p-Gebiet 12 ausgefüllt wird, das sich von der oberen Oberfläche 5 des Halbleiterkörpers bis in die Bodyzone 4 erstreckt.

In einer alternativen Ausführungsform gemäß Figur 2 kann zur Kontaktierung vorgesehen sein, daß direkt angrenzend an die Sourcezone 6 ein hochdotiertes p-Gebiet 13 angeordnet ist, das sich in das Bodyzone 4 erstreckt. Die Sourcezone 6 stellt hierbei ein abgegrenztes, hochdotiertes n-Gebiet dar, das auf zwei Seiten von hochdotierten p-Gebieten 13 begrenzt wird, welche sich in darunterliegende Bodyzonen 4 erstrecken.