HERSTELLUNGSVERFAHREN, OPTOELEKTRONISCHES HALBLEITERBAUTEIL UND TRÄGER

Es wird ein Verfahren zur Herstellung eines Halbleiterbauteils angegeben . Darüber hinaus werden ein optoelektronisches Halbleiterbauteil und ein Träger für ein solches optoelektronisches Halbleiterbauteil angegeben .

Eine zu lösende Aufgabe liegt darin, ein optoelektronisches Halbleiterbauteil anzugeben, das ef fi zient herstellbar ist .

Diese Aufgabe wird unter anderem durch ein Verfahren, durch ein optoelektronisches Halbleiterbauteil und durch einen Träger mit den Merkmalen der unabhängigen Patentansprüche gelöst . Bevorzugte Weiterbildungen sind Gegenstand der abhängigen Ansprüche .

Gemäß zumindest einer Aus führungs form umfasst das Verfahren den Schritt des Bereitstellens einer Leiterplatte . Die Leiterplatte umfasst zum Beispiel einen Grundkörper und mindestens eine metallische elektrische Kontaktstruktur . Die Kontaktstruktur umfasst zum Beispiel eine Seite einer elektrischen Durchkontaktierung und/oder elektrische Leiterbahnen . Insbesondere umfasst die Kontaktstruktur eines oder mehrere der folgenden Metalle oder besteht aus einem oder aus mehreren dieser Metalle : Ag, Al , Au, Cu, Ni , , Sn, Pd . Beispielsweise ist die Kontaktstruktur aus Kupfer oder aus einer Kupferlegierung . Es ist möglich, dass die Kontaktstruktur mehrschichtig aufgebaut ist oder aus lediglich einer einzigen Metallschicht besteht . Gemäß zumindest einer Aus führungs form weist die Leiterplatte eine erste Hauptseite und eine zweite Hauptseite auf . Die Hauptseiten liegen einander gegenüber . Es ist möglich, dass eine der Hauptseiten oder beide Hauptseiten plan geformt sind . Die erste Hauptseite ist für eine Montage zumindest eines Halbleiterchips vorgesehen . Die zweite Hauptseite ist für ein Anbringen des Halbleiterbauteils auf einem externen Träger, wie einer Schaltungsanordnung, eingerichtet . Die zweite Hauptseite kann für eine Oberflächenmontage , kurz SMT , des Halbleiterbauteils eingerichtet sein .

Gemäß zumindest einer Aus führungs form umfasst das Verfahren den Schritt des Aufbringens mindestens einer elektrischen Ausgleichsstruktur auf . Die Ausgleichsstruktur oder die Ausgleichsstrukturen werden an der ersten Hauptseite mittelbar oder direkt an zumindest einigen der Kontaktstrukturen angebracht , zum Beispiel mittels Sintern oder Backen oder Löten oder Kleben .

Zum Beispiel besteht zwischen den Ausgleichsstrukturen und den Kontaktstrukturen eine eindeutige oder auch eine eineindeutige Zuordnung . Das heißt , j ede der Kontaktstrukturen, die für einen Halbleiterchips vorgesehen sind, kann mit einer oder mit mehreren der Ausgleichsstrukturen elektrisch verbunden sein .

Ferner ist es möglich, dass die Ausgleichsstrukturen und/oder die Kontaktstrukturen paarweise angeordnet und/oder einander zugeordnet sind . Zum Beispiel sind j e zwei der Ausgleichsstrukturen in einem Paar zusammengefasst und diese beiden Ausgleichsstrukturen sind für einen einzigen Halbleiterchip vorgesehen . Entsprechend kann ein Paar der Kontaktstrukturen vorhanden sein, sodass diese zwei Kontaktstrukturen dem betref fenden Paar der Ausgleichsstrukturen zugeordnet sind .

Gemäß zumindest einer Aus führungs form überragen die Ausgleichsstrukturen die betref fenden Kontaktstrukturen in Richtung parallel zur ersten Hauptseite . Insbesondere laufen die Kontaktstrukturen eines Paars , ausgehend von den zugeordneten Kontaktstrukturen, aufeinander zu .

Gemäß zumindest einer Aus führungs form ist ein Abstand zwischen benachbarten, einander zugeordneten Ausgleichsstrukturen kleiner als ein Abstand zwischen benachbarten, einander zugeordneten Kontaktstrukturen . Das heißt , die Ausgleichsstrukturen können dazu dienen, feinere und/oder kleinere elektrische Strukturen auf zubauen, als mit den Kontaktstrukturen alleine möglich . Insbesondere liegen bei einer Herstellung der Ausgleichsstrukturen kleinere Positionstoleranzen vor als bei einer Herstellung der Kontakt Struktur en .

Beispielsweise beträgt der Abstand zwischen den benachbarten, einander zugeordneten Ausgleichsstrukturen höchstens 50 pm oder höchstens 20 pm oder höchstens 15 pm oder höchstens 10 pm oder höchstens 6 pm . Hierdurch ist es möglich, zum Beispiel kleine Leuchtdiodenchips , kurz LED, auf den Ausgleichsstrukturen zu befestigen .

In mindestens einer Aus führungs form dient das Verfahren zur Herstellung eines Halbleiterbauteils und umfasst die folgenden Schritte , insbesondere in der angegebenen Reihenfolge :

A) Bereitstellen einer Leiterplatte , aufweisend eine erste Hauptseite und eine zweite Hauptseite sowie metallische elektrische Kontaktstrukturen an der ersten Hauptseite , B ) Aufbringen von elektrischen Ausgleichsstrukturen an der ersten Hauptseite insbesondere direkt an zumindest einigen der Kontaktstrukturen, wobei die Ausgleichsstrukturen die betref fenden Kontaktstrukturen in Richtung parallel zur ersten Hauptseite überragen, wobei ein Abstand zwischen benachbarten, einander zugeordneten Ausgleichsstrukturen höchstens 20 pm beträgt und kleiner ist als ein Abstand zwischen benachbarten, einander zugeordneten Kontaktstrukturen . Optional umfasst das Verfahren ferner : C ) Aufbringen mindestens eines Halbleiterchips direkt auf die einander zugeordneten Ausgleichsstrukturen, wobei die Kontaktstrukturen und der zugeordnete mindestens eine Halbleiterchip in Draufsicht auf die erste Hauptseite gesehen nicht überlappen .

Mit dem hier beschriebenen Verfahren lässt sich ein kostengünstigerer, einfacher Aufbau zur Realisierung kleinster Pad-Abstände für die Montage von Bauteilen mit kleinsten P-N-Abständen realisieren . Ein hierfür verwendetes Material , insbesondere für die Ausgleichsstrukturen, kann gleichzeitig eine Interconnect-Funktion bieten . Der Begri f f Pad bezeichnet insbesondere eine elektrische Anschluss fläche , die für die Anbringung eines Halbleiterchips eingerichtet ist .

Mit dem Verfahren hergestellte Halbleiterbauteile können zum Beispiel im Automobilbereich, in der Consumer-Elektronik oder für Innenbeleuchtungen verwendet werden .

Für die Montage von pLEDs , also Leuchtdiodenchips mit Flächen von zum Beispiel weniger als 0 , 1 mm x 0 , 1 mm, werden

Substrate mit Pad- zu-Pad-Abständen bis in den Bereich von 10 pm benötigt . Es gibt nur wenige Substrattechnologie- Ansätze , die diese Anforderungen im Prinzip erfüllen können, wie gedruckte Leiterplatten mit eingebetteten Leiterbahnen, kurz ETS-PCB, gedruckte Leiterplatten mit galvanisierten Leiterbahnen, kurz SAT-PCB oder Semi Additive Technology-PCB, oder Dünnfilm-Leiterbahn-Folien, wie Aj inomoto Build-up Films , kurz ABE . Solche Substrate sind j edoch vergleichsweise teuer oder weisen technische Nachteile auf :

- Die Kontaktpads liegen herstellungsbedingt einige Mikrometer unterhalb einer Substratoberfläche und/oder die Strukturabstände unterliegen relativ starken Toleranzen on zum Beispiel +/- 5 pm;

- im weiteren Herstellungsverlauf muss auf diesen verfügbaren Substrate in einem zusätzlichen Prozessschritt das Interconnect-Material für die pLED-Kontaktierung aufgebracht werden, was entsprechend zusätzliche Kosten und Toleranzen verursacht .

Bei der Substratherstellung wird insbesondere versucht , Linienbreite und Abstände der Pads immer weiter zu reduzieren . Dazu gibt es Prepreg-basierte und ABF-basierte Verfahren, wobei Prepreg für pre-impregnated steht und meint , dass ein nur teilweise ausgehärtetes , faserverstärktes Material verwendet wird, um Leiterbahnen zu strukturieren . Andere Ansätze sind die direkte lithografische Strukturierung von Silberpasten, was teuer ist , oder der laserunterstüt ze Trans fer von Interconnect-Material . Letzteres setzt aber bereits feine Strukturen an der Leiterplatte voraus , auf die das Material aufgetragen werden kann . Parallel dazu können Druckverfahren soweit optimiert werden, dass Strukturabstände bis hinab zu 15 pm erreicht werden können . Dem hier beschriebenen Verfahren und Halbleiterbauteil liegt insbesondere die Idee zu Grunde , dass ein sehr einfach aufgebautes , grob strukturiertes Grundsubstrat als Leiterplatte mit zum Beispiel einem kostengünstigen Druckverfahren, das die gewünschten Strukturabstände ermöglicht , kombiniert wird . Auf das Appli zieren eines zusätzlichen Interconnect-Materials kann verzichtet werden, da das gedruckte Material sowohl als Leiterbahn oder Umverteilungsstrukturen als auch als Interconnect fungieren kann, in das das Bauteil eingesetzt und durch Aushei zen ankontaktiert wird .

Bei dem hier beschriebenen Verfahren werden insbesondere Leiterplatten, auch als Substrate bezeichnet , eingesetzt , die lediglich eine Grobstrukturierung aufweisen, die keine oder kaum Topografie , also Höhenunterschiede , auf einer pLED- Montageseite aufweisen . Dadurch wird insbesondere ein kostenef fi zientes Drucken mit besonders feinen Siebgittern, auch als Fine Screen Mesh - Micro Gap bezeichnet , möglich . Damit lassen sich sehr kleine Pad- zu-Pad-Abstände realisieren . Zusätzlich kann durch den Einsatz lithografisch strukturierbarer Pasten, zum Beispiel ein Raybrid-Material , die Auflösung weiter verbessert werden . Durch den insbesondere kombinierten Einsatz dieser Verfahren braucht das Substrate keine Metallisierung direkt unter dem Halbleiterchip auf zuweisen - ein Überlapp zwischen gedrucktem Material , also der Ausgleichsstruktur, und Substratmetallisierung, also der Kontaktstruktur , befindet sich damit zum Beispiel außerhalb eines besonders kritischen Bauteilbereiches , wo die Feinstrukturierung gefordert wird .

Somit können in einem unkritischen Bereichen gröbere oder speziell ausgeführte Strukturen vorgesehen werden, die mögliche Toleranzen beim Drucken ausgleichen . Das gedruckte Material , also die Ausgleichsstruktur, kann gleichzeitig als Leiterbahn und als Interconnect-Material dienen .

Bei dem hier beschriebenen Verfahren ist es also möglich, kostengünstige Substrate mit vergleichsweise großen Toleranzen zu verwenden . Die Montage von Bauteilen, wie hori zontalen pLEDs mit pad- zu-pad-Abständen von 15 gm oder weniger, wird ermöglicht durch die fein gedruckten Strukturen, also der Ausgleichsstruktur . Es muss kein zusätzliches Material für den Interconnect aufgebracht werden - dies verkürzt die Toleranzkette an sich um einen Schritt , da Leiterbahn und Interconnect-Material in einen gemeinsamen Prozessschritt aufgebracht werden können . Durch Aufsetzen einer feinstrukturierte Schicht auf das grob strukturierte Substrat lassen sich auch gleichzeitig Justagetoleranzen und Höhentoleranzen ausgleichen . Im Fall von Substraten mit Durchkontaktierungen kann auf den notwendigen Platz für eine Durchkontaktierungskappe , auch als Cap bezeichnet , verzichtet werden, wodurch die Bauteilgröße verringert und/oder die Bauteiloberseite besser ausgenutzt werden kann und der Druck auf einem ebenen Substrat ermöglicht wird .

Gemäß zumindest einer Aus führungs form umfasst das Verfahren ferner einen Schritt C ) :

C ) Aufbringen mindestens eines Halbleiterchips , insbesondere eines optoelektronischen Halbleiterchips , auf die einander zugeordneten Ausgleichsstrukturen . Zum Beispiel wird der Halbleiterchip oder wird j eder der Halbleiterchips oder werden einige der Halbleiterchips j e auf zwei der Ausgleichsstrukturen aufgebracht . Das heißt , der mindestens eine Halbleiterchip wird mittels der Ausgleichsstrukturen elektrisch kontaktiert . Der mindestens eine Halbleiterchip kann direkt auf den zugehörigen Ausgleichsstrukturen aufgebracht werden oder es befindet sich zwischen dem mindestens einen Halbleiterchip und den zugehörigen Ausgleichsstrukturen lediglich ein Verbindungsmittel , wie ein Lot oder ein elektrisch leitfähiger Kleber .

Zusätzlich zu dem mindestens einen optoelektronischen Halbleiterchip kann zumindest ein weiterer Halbleiterchip verbaut werden, zum Beispiel ein Ansteuerchip, wie ein IC- Chip . Es ist möglich, dass der weitere Halbleiterchip in gleicher Weise elektrisch und mechanisch kontaktiert wird wie der mindestens eine optoelektronische Halbleiterchip .

Gemäß zumindest einer Aus führungs form werden mehrere der Halbleiterchips pro Halbleiterbauteil aufgebracht . Zum Beispiel liegen pro Halbleiterbauteil mindestens drei oder mindestens zehn oder mindestens 10^ oder mindestens 10^ oder mindestens 10^ der Halbleiterchips vor . Alternativ oder zusätzlich liegt diese Zahl bei höchstens 10^ oder bei höchstens 10 ^ oder bei höchstens l O^ oder bei höchstens 10^ oder bei höchstens 10^ .

Gemäß zumindest einer Aus führungs form ist der mindestens eine optoelektronische Halbleiterchip zur Erzeugung von Licht , insbesondere von sichtbarem Licht , eingerichtet . Es können dabei verschiedene Arten von Halbleiterchips miteinander in einem Halbleiterbauteil kombiniert werden, zum Beispiel , rot , grün und blau emittierende Halbleiterchips und/oder weiß und rot emittierende Halbleiterchips und/oder Halbleiterchips mit weißer Emission verschiedener korrelierter Farbtemperaturen . Gemäß zumindest einer Aus führungs form weist der mindestens eine Halbleiterchips oder alle Halbleiterchips oder einige der Halbleiterchips in Draufsicht auf die erste Hauptseite gesehen eine Größe von höchstens 0 , 3 mm x 0 , 3 mm oder von höchstens 0 , 1 mm x 0 , 2 mm oder von höchstens 0 , 1 mm x 0 , 2 mm oder von höchstens 40 pm x 20 pm auf . Das heißt , die Halbleiterchips können pLEDs sein .

Es ist möglich, dass j eder oder einige der Halbleiterchips einen einzigen Leuchtbereich aufweisen . Alternativ können die Halbleiterchips oder zumindest einig der Halbleiterchips mehrere Leuchtbereiche aufweisen, sodass pixelierte Halbleiterchips vorliegen können .

Gemäß zumindest einer Aus führungs form weist der oder weisen die Halbleiterchips an einer der ersten Hauptseite zugwandten Montageseite j eweils Chipkontaktflächen auf . Der mindestens eine Halbleiterchip kann also ein Flip-Chip sein . Die Chipkontaktflächen werden an den zugeordneten Ausgleichsstrukturen angebracht . Beispielsweise liegt ein Abstand zwischen den Chipkontaktflächen bei höchstens 20 pm oder bei höchstens 10 pm .

Gemäß zumindest einer Aus führungs form erfolgt ein Aushärten der Ausgleichsstrukturen erst nach dem Aufbringen der Halbleiterchips . Das heißt zum Beispiel , durch das Aushärten der Ausgleichsstrukturen werden die Halbleiterchips an der Leiterplatte befestigt . Damit können die Ausgleichsstrukturen als Interconnect , also als Verbindungsmittel , zwischen der Leiterplatte und den Halbleiterchips dienen .

Gemäß zumindest einer Aus führungs form umfasst der Schritt A) die folgenden Teilschritte , insbesondere in der angegebenen Reihenfolge :

Al ) Bereitstellen der Leiterplatte , die elektrische Durchkontaktierungen von der ersten Hauptseite zur zweiten Hauptseite und/oder mindestens eine durchgehende Metallisierung an der ersten Hauptseite und/oder an der zweiten Hauptseite umfasst , und A2 ) Strukturieren der mindestens einen durchgehenden Metallisierung, sodass an der zweiten Hauptseite elektrische Anschluss flächen resultieren .

Gemäß zumindest einer Aus führungs form umfasst der Schritt A) außerdem den folgenden Teilschritt , der zum Beispiel innerhalb des Schritts A2 ) durchgeführt werden kann :

A3 ) Vollständiges Entfernen der Metallisierung an der ersten Hauptseite , wobei insbesondere zumindest einige der Durchkontaktierungen an der ersten Hauptseite freigelegt werden und diese freigelegten Durchkontaktierungen die Kontaktstrukturen bilden . Demgemäß wurde zuvor im Schritt Al ) insbesondere eine Leiterplatte mit j e einer der Metallisierungen an der ersten und an der zweiten Hauptseite bereit gestellt .

Gemäß zumindest einer Aus führungs form umfasst der Schritt B ) den folgenden Teilschritt :

Bl ) Erzeugen von elektrischen Ausgleichsbahnen, die Teil der Ausgleichsstrukturen sind, ausgehend von den freigelegten Durchkontaktierungen .

Es ist somit möglich, dass die Ausgleichsstrukturen Leiterbahnen bilden, insbesondere ausgehend von den Durchkontaktierungen oder ausgehend von einer Metallisierung direkt an den Durchkontaktierungen . Gemäß zumindest einer Aus führungs form bilden die freigelegten Durchkontaktierungen die Kontaktstrukturen . Mit anderen Worten können die Kontaktstrukturen aus den freigelegten Durchkontaktierungen bestehen . Die freigelegten Durchkontaktierungen sind dann insbesondere nicht mit einer Metallisierung versehen, die sich auf die erste Hauptseite erstreckt .

Gemäß zumindest einer Aus führungs form umfasst die Leiterplatte an der ersten Hauptseite eine oder mehrere eingebettete Leiterbahnen, die elektrisch mit den Durchkontaktierungen verbunden sind und die die Kontaktstrukturen bilden, optional zusammen mit einem Teilbereich der betref fenden Durchkontaktierungen . Eingebettet bedeutet zum Beispiel , dass die Leiterbahnen bündig mit dem Grundkörper der Leiterplatte abschließen und somit entlang der ersten Hauptseite verlaufen und/oder dass die Leiterbahnen wenigstens zum Teil innerhalb des Grundkörpers und somit wenigstens stellenweise unterhalb der ersten Hauptseite verlaufen .

Gemäß zumindest einer Aus führungs form wird zwischen benachbarten, insbesondere einem bestimmten Halbleiterchip zugeordneten Durchkontaktierungen eine Planarisierungsschicht aufgebracht . Die Planarisierungsschicht kann ein Gebiet der ersten Hauptseite , das zwischen den betref fenden Durchkontaktierungen liegt , vollständig bedecken . Zum Beispiel schließt die Planarisierungsschicht in Richtung weg von der ersten Hauptseite bündig mit einer Metallisierung an den betref fenden Durchkontaktierungen ab .

Gemäß zumindest einer Aus führungs form sind die

Ausgleichsstrukturen teilweise oder vollständig auf der Planarisierungsschicht erzeugt . Ausgehend von den betref fenden Durchkontaktierungen oder der Metallisierung an den betref fenden Durchkontaktierungen erstrecken sich die Ausgleichsstrukturen eines Paars dann zum Beispiel als Leiterbahnen aufeinander zu .

Gemäß zumindest einer Aus führungs form ist die Leiterplatte lichtdurchlässig, insbesondere für sichtbares Licht . Die Leiterplatte ist zum Beispiel klarsichtig oder milchig trüb . Dies gilt speziell für den Grundkörper der Leiterplatte . Der Grundkörper ist dann zum Beispiel aus einem lichtdurchlässigen Kunststof f oder auch aus einem Glas .

Gemäß zumindest einer Aus führungs form sind zumindest einige der Kontaktstrukturen als Leiterbahnen gestaltet , wobei die Ausgleichsstrukturen von den Leiterbahnen, die von der Kontaktstruktur umfasst sind, ausgehen können .

Gemäß zumindest einer Aus führungs form umfasst der Schritt B ) die folgenden Teilschritte , insbesondere in der angegebenen Reihenfolge :

B2 ) Aufbringen einer Rohmaterialschicht ,

B3 ) Belichten der Rohmaterialschicht , und

B4 ) Entfernen überschüssigen Materials der Rohmaterialschicht , sodass die Ausgleichsstrukturen resultieren .

Mit anderen Worten können die Ausgleichsstrukturen fotolithographisch erzeugt werden .

Gemäß zumindest einer Aus führungs form umfasst der Schritt B ) den folgenden Teilschritt : B5 ) Erzeugen der Ausgleichsstrukturen mittels Siebdruck und/oder mittels Schablonendruck .

Gemäß zumindest einer Aus führungs form wird eine Viel zahl von Paaren aus den Ausgleichsstrukturen und insbesondere pro Paar dieser Ausgleichsstrukturen ein Paar zugeordneter Kontaktstrukturen erzeugt . Dabei gilt zum Beispiel , einzeln oder in Kombination :

- Der Abstand zwischen den benachbarten, einander zugeordneten Kontaktstrukturen ist größer als oder gleich dem Abstand zwischen den benachbarten, einander zugeordneten Ausgleichsstrukturen plus einer Positionstoleranz der Ausgleichsstrukturen relativ zu den zugeordneten Kontaktstrukturen, und/oder

- der Abstand zwischen den benachbarten, einander zugeordneten Ausgleichsstrukturen ist größer als oder gleich einer Montagetoleranz für Halbleiterchips plus einer Fertigungstoleranz von Chipkontaktflächen .

Die Positionstoleranz und die Montagetoleranz sowie die Fertigungstoleranz können zum Beispiel durch eine statistische Analyse eines oder mehrerer der hergestellten Halbleiterbauteile ermittelt werden, speziell wenn pro Halbleiterbauteil viele der Halbleiterchips verbaut sind .

Gemäß zumindest einer Aus führungs form bilden die Kontaktstrukturen in Draufsicht auf die erste Hauptseite gesehen stellenweise oder insgesamt ein kreuz förmiges Muster und/oder ein sternförmiges Muster und/oder ein T- förmiges Muster . Es ist möglich, dass die Ausgleichsstrukturen teilweise oder vollständig mit dem Muster überlappen . Gemäß zumindest einer Aus führungs form umfassen die Ausgleichsstrukturen oder manche der Ausgleichsstrukturen j eweils eine oder eine beliebige Kombination aus zwei oder alle der nachfolgenden Elemente :

- einen Anschlussbereich, der für ein Anbringen der Halbleiterchips eingerichtet ist ,

- eine Verlängerung, die sich vom Anschlussbereich weg erstreckt und in Draufsicht auf die erste Hauptseite gesehen schmäler als oder genauso breit wie der zugeordnete Anschlussbereich ist , und

- eine oder mehrere Erweiterungen, die quer zur Verlängerung verlaufen und sich über die Verlängerung hinaus erstrecken und beabstandet zum Anschlussbereich angeordnet sind .

Gemäß zumindest einer Aus führungs form ist eine Breite der Verlängerung größer als der Abstand zwischen den benachbarten, einander zugeordneten Ausgleichsstrukturen . Damit ist ein die geometrische Präzision begrenzender Faktor der Ausgleichsstrukturen und damit einer elektrischen Kontaktierung insbesondere der Abstand zwischen den betref fenden Ausgleichsstrukturen und nicht deren Breite .

Gemäß zumindest einer Aus führungs form übertri f ft eine Breite des Anschlussbereichs die Breite der Verlängerung um mindestens einen Faktor 1 , 5 oder um mindestens einen Faktor 2 oder um mindestens einen Faktor 3 . Alternativ oder zusätzlich liegt dieser Faktor bei höchstens 10 oder bei höchstens 6 oder bei höchstens 3 .

Gemäß zumindest einer Aus führungs form übertri f ft eine Länge der mindestens einen Erweiterung, in Richtung quer zur zugehörigen Verlängerung, die Breite dieser Verlängerung um mindestens einen Faktor 1 , 5 oder um mindestens einen Faktor 2 oder um mindestens einen Faktor 3 . Alternativ oder zusätzlich liegt dieser Faktor bei höchstens 10 oder bei höchstens 6 oder bei höchstens 3 .

Gemäß zumindest einer Aus führungs form werden die Ausgleichsstrukturen aus einer Sinterpaste und/oder aus einer fotosensiblen Paste und/oder einer Kleberpaste hergestellt . Alternativ oder zusätzlich umfassen die Ausgleichsstrukturen eines oder mehrere der folgenden Materialen oder bestehen aus einem oder mehreren dieser Materialien : Ag, Au, Cu, Ni , , Kohlenstof f . Im Falle von Kohlenstof f können die Ausgleichsstrukturen eine oder mehrere der folgenden Kohlenstof f formen aufweisen oder hieraus bestehen : carbon black, carbon nanotubes , Ruß , Graphit .

Gemäß zumindest einer Aus führungs form werden die Kontaktstrukturen mittels Ätzen und/oder Galvanisieren erzeugt .

Darüber hinaus wird ein optoelektronisches Halbleiterbauteil angegeben . Das optoelektronische Halbleiterbauteil ist insbesondere mit einem Verfahren hergestellt , wie in Verbindung mit einer oder mehrerer der oben genannten Aus führungs formen beschrieben . Merkmale des optoelektronischen Halbleiterbauteil sind daher auch für das Verfahren of fenbart und umgekehrt .

In mindestens einer Aus führungs form umfasst das optoelektronische Halbleiterbauteil :

- eine Leiterplatte , aufweisend eine erste Hauptseite und eine zweite Hauptseite sowie metallische elektrische Kontaktstrukturen an der ersten Hauptseite , elektrische Ausgleichsstrukturen an der ersten Hauptseite insbesondere direkt an zumindest einigen der Kontaktstrukturen, sodass die Ausgleichsstrukturen die betref fenden Kontaktstrukturen in Richtung parallel zur ersten Hauptseite überragen, und

- optoelektronische Halbleiterchips auf den einander zugeordneten Ausgleichs Struktur en, wobei bevorzugt ferner einzeln oder in beliebiger Kombination gilt :

- die optoelektronischen Halbleiterchips sind zur Erzeugung von Licht eingerichtet und weisen in Draufsicht auf die erste Hauptseite gesehen eine Größe von höchstens 0 , 1 mm x 0 , 2 mm auf ,

- die optoelektronischen Halbleiterchips weisen an einer der ersten Hauptseite zugwandten Montageseite j eweils Chipkontaktflächen auf und die Chipkontaktflächen sind an den zugeordneten Ausgleichsstrukturen angebracht , und

- ein Abstand zwischen benachbarten, einander zugeordneten Ausgleichsstrukturen beträgt höchstens 15 pm und ist kleiner als ein Abstand zwischen benachbarten, einander zugeordneten Kontakt Struktur en .

Darüber hinaus wird ein Träger für ein optoelektronisches Halbleiterbauteil angegeben . Der Träger ist insbesondere für ein Verfahren vorgesehen, wie in Verbindung mit einer oder mehrerer der oben genannten Aus führungs formen beschrieben . Merkmale des Trägers sind daher auch für das Verfahren sowie für das optoelektronische Halbleiterbauteil of fenbart und umgekehrt .

In mindestens einer Aus führungs form ist der Träger für ein optoelektronisches Halbleiterbauteile vorgesehen und umfasst :

- eine Leiterplatte , aufweisend eine erste Hauptseite und eine zweite Hauptseite sowie metallische elektrische Kontaktstrukturen an der ersten Hauptseite , und

- elektrische Ausgleichsstrukturen an der ersten Hauptseite direkt an zumindest einigen der Kontaktstrukturen, sodass die Ausgleichsstrukturen die betref fenden Kontaktstrukturen in Richtung parallel zur ersten Hauptseite überragen, wobei die elektrischen Ausgleichsstrukturen für ein Anbringen von Halbleiterchips , insbesondere von optoelektronischen Halbleiterchips , eingerichtet sind .

Gemäß zumindest einer Aus führungs form sind einige oder sind alle der optoelektronischen Halbleiterchips Mikro-LEDs . Eine Mikro-LED ist zum Beispiel eine beliebige Leuchtdiode , kurz LED, und insbesondere kein Laser, mit besonders kleiner Größe . Es ist möglich, dass bei Mikro-LEDs ein Aufwachssubstrat entfernt ist , so dass eine Höhe solcher Mikro-LEDs beispielsweise im Bereich von 1 , 5 pm bis 10 pm liegt . Derartige Mikro-LEDs können auf Wafern mit für die Mikro-LED zerstörungs frei lösbaren Haltestrukturen bereitgestellt werden .

Grundsätzlich muss eine Mikro-LED nicht unbedingt eine rechteckige Strahlungsemissions fläche aufweisen . Zum Beispiel kann eine Mikro-LED eine Strahlungsemissions fläche aufweisen, die in Draufsicht auf die Mikro-LED gesehen in j eder lateraler Erstreckung der Strahlungsemissions fläche kleiner oder gleich 100 pm oder kleiner oder gleich 70 pm ist . Beispielsweise bei rechteckigen Mikro-LEDs ist eine Kantenlänge , insbesondere in Draufsicht gesehen, kleiner oder gleich 70 pm oder kleiner oder gleich 50 pm .

Als Anwendungen von Mikro-LEDs kommen derzeit vor allem Displays in Betracht . Dabei bilden die Mikro-LEDs Pixel oder Subpixel aus und emittieren Licht einer definierten Farbe . Durch die kleine Pixelgröße und eine hohe Dichte mit geringem Abstand eignen sich Mikro-LEDs unter anderem für kleine monolithische Displays für Anwendungen im Bereich der Augmented Reality, AR, insbesondere für Datenbrillen . Zudem wird an weiteren Anwendungen gearbeitet , insbesondere der Anwendung in der Datenkommunikation oder auch pixelierte Beleuchtungsanwendungen . In der Literatur findet man verschiedene Schreibweisen für Mikro-LED, etwa pLED, p-LED, uLED, u-LED oder Micro Light Emitting Diode .

Nachfolgend werden ein hier beschriebenes optoelektronisches Halbleiterbauteil , ein hier beschriebener Träger und ein hier beschriebenes Verfahren unter Bezugnahme auf die Zeichnung anhand von Aus führungsbeispielen näher erläutert . Gleiche Bezugs zeichen geben dabei gleiche Elemente in den einzelnen Figuren an . Es sind dabei j edoch keine maßstäblichen Bezüge dargestellt , vielmehr können einzelne Elemente zum besseren Verständnis übertrieben groß dargestellt sein .

Es zeigen :

Figur 1 eine schematische Schnittdarstellung eines Aus führungsbeispiels eines hier beschriebenen optoelektronischen Halbleiterbauteils ,

Figur 2 eine schematische Draufsicht auf das optoelektronische Halbleiterbauteil der Figur 1 ,

Figuren 3 bis 8 schematische Schnittdarstellungen von Schritten eines Aus führungsbeispiels eines Herstellungsverfahrens für hier beschriebene optoelektronische Halbleiterbauteile , Figur 9 eine schematische Schnittdarstellung eines Aus führungsbeispiels eines hier beschriebenen optoelektronischen Halbleiterbauteils ,

Figuren 10 bis 12 schematische Schnittdarstellungen von Schritten eines Aus führungsbeispiels eines Herstellungsverfahrens für hier beschriebene optoelektronische Halbleiterbauteile ,

Figuren 13 bis 15 schematische Schnittdarstellungen von Schritten eines Aus führungsbeispiels eines Herstellungsverfahrens für hier beschriebene optoelektronische Halbleiterbauteile ,

Figuren 16 bis 18 schematische Schnittdarstellungen von Schritten eines Aus führungsbeispiels eines Herstellungsverfahrens für hier beschriebene optoelektronische Halbleiterbauteile ,

Figuren 19 bis 21 schematische Draufsichten von Schritten eines Aus führungsbeispiels eines Herstellungsverfahrens für hier beschriebene optoelektronische Halbleiterbauteile ,

Figuren 22 bis 25 , 27 und 29 schematische Draufsichten auf Aus führungsbeispiele von Trägern für hier beschriebene optoelektronische Halbleiterbauteile ,

Figuren 26 und 28 schematische Draufsichten auf Aus führungsbeispiele von Leiterplatten für hier beschriebene optoelektronische Halbleiterbauteile , und Figuren 30 und 31 schematische Schnittdarstellungen von Aus führungsbeispielen von hier beschriebenen optoelektronischen Halbleiterbauteilen .

In den Figuren 1 und 2 ist ein Beispiel eines optoelektronischen Halbleiterbauteils 1 dargestellt . Das Halbleiterbauteil 1 umfasst eine Leiterplatte 2 . Die Leiterplatte 2 ist aus einem Grundkörper 20 gebildet , der aus einem lichtundurchlässigen Leiterplattenmaterial wie FR-4 ist . Alternativ kann der Grundkörper 20 auch aus einer Keramik sein, zum Beispiel aus AIN, oder aus einem Halbleitermaterial wie Sili zium .

In dem Grundkörper 20 sind Durchkontaktierungen 23 geformt . Die Durchkontaktierungen 23 können sich in Richtung hin zu einer ersten Hauptseite 21 verj üngen . Zum Beispiel sind die Durchkontaktierungen 23 mit einem Metall teilweise oder vollständig ausgefüllt . Ferner beinhaltet die Leiterplatte 2 an einer zweiten Hauptseite 22 mehrere elektrische Anschluss flächen 24 , die für eine Oberflächenmontage des Halbleiterbauteils 1 eingerichtet sind .

Optional befindet sich an den Anschluss flächen 24 und/oder an einem freigelegten Bereich der Durchkontaktierungen 23 an der ersten Hauptseite 21 eine Beschichtung 61 , die insbesondere aus einem oder aus mehreren Metallen ist . Bei der Beschichtung 61 handelt es sich zum Beispiel um eine außenstromlos aufgebrachte Metallschicht , auch als electroless plating layer bezeichnet .

Die Durchkontaktierungen 23 und die Anschluss flächen 24 können mit vergleichsweise großen Toleranzen und damit kostengünstig erzeugt werden . Dies wird insbesondere durch die Verwendung von elektrischen Ausgleichsstrukturen 3 ermöglich . Die Ausgleichsstrukturen 3 sind an der ersten Hauptseite 21 angebracht und beinhalten Ausgleichsbahnen 31 , die als Leiterbahnen gestaltet sind und von den Durchkontaktierungen 23 hin zu einem Halbleiterchip 4 , wie einer pLED, reichen . Die Ausgleichsstrukturen 3 können mit kleineren Toleranzen erzeugt werden als die elektrischen Strukturen der Leiterplatt 2 . Die Leiterplatte 2 zusammen mit den Ausgleichsstrukturen 3 bildet einen Träger 2 .

Auf den beiden Ausgleichsbahnen 31 der Ausgleichsstrukturen 3 ist der Halbleiterchip 4 angebracht , wobei sich eine erste Chipkontakt fläche 41 und eine zweite Chipkontakt fläche 42 an einer Montageseite 40 des Halbleiterchips 4 befinden . Die Montageseite 40 ist der ersten Hauptseite 21 zugewandt . Eine Emissionsseite 43 ist dem Träger 10 abgewandt . Ein Abstand zwischen den Chipkontaktflächen 41 , 42 liegt zum Beispiel bei 0 , 01 mm .

In den Figuren 1 und 2 sind nur ein Halbleiterchip 4 und die beiden zugehörigen Ausgleichsbahnen 31 sowie Durchkontaktierungen 23 gezeichnet . Bevorzugt weist das Halbleiterbauteil 1 eine Viel zahl der Halbleiterchips 4 auf , die in gleicher Weise elektrisch kontaktiert sind wie der gezeichnete Halbleiterchip 4 .

Weiterhin ist optional ein Schutzkörper 62 aus einem lichtdurchlässigen Material vorhanden . Der Schutzkörper 62 kann bündig mit dem Träger 10 abschließen und kann den Halbleiterchip 4 vollständig überdecken . Optional umfasst der Schutzkörper 62 einen Leuchtstof f , nicht gezeichnet . Ein solcher Schutzkörper 62 kann auch in allen anderen Beispielen vorhanden sein . Damit kann der Halbleiterchip 4 gemäß der Figuren 1 und 2 direkt auf die präzise herstellbare Ausgleichsstruktur 3 aufgebracht werden, sodass ein weiteres Verbindungsmittel , auch als Interconnect bezeichnet , nicht erforderlich ist . Da nur die Ausgleichsstrukturen 3 mit geringen Fertigungstoleranzen hergestellt werden müssen, nicht aber die Leiterplatte 2 , ist der Träger 10 insgesamt vergleichsweise kostengünstig zu fertigen .

In den Figuren 3 bis 8 ist ein Herstellungsverfahren für ein Halbleiterbauteil 1 , wie in Verbindung mit den Figuren 1 und 2 gezeigt , illustriert . Gemäß Figur 3 wird eine Leiterplatte 2 bereitgestellt . Die Leiterplatte 2 umfasst Durchkontaktierungen 23 , wobei zur Vereinfachung der Darstellung nur eine der Durchkontaktierungen 23 gezeichnet ist , für alle weitere Durchkontaktierungen 23 gilt das entsprechende ; dies gilt ebenso für die weiteren Beispiele . An dem Grundkörper 20 befindet sich sowohl an der ersten Hauptseite 21 als auch an der zweiten Hauptseite 22 j e eine Metallisierung 25 . Die Metallisierungen 25 bedecken die Hauptseiten 21 , 22 und damit auch die Durchkontaktierung 23 vollständig .

Beim Schritt der Figur 4 wurde die Metallisierung 25 an der ersten Hauptseite 21 vollständig entfernt , sodass die Durchkontaktierung 23 freigelegt ist . Dabei kann eine Ausnehmung 7 an der ersten Hauptseite 21 entstehen . Eine Tiefe der Ausnehmung 7 beträgt zum Beispiel höchstens 40 % oder höchstens 20 % eines Durchmessers der Durchkontaktierung

23 an der ersten Hauptseite 21 . An der zweiten Hauptseite 22 werden aus der dortigen Metallisierung die Anschluss flächen

24 strukturiert . Im Schritt der Figur 5 wird auf die freigelegten Metall flächen der Durchkontaktierung 23 sowie der Anschluss flächen 24 die Beschichtung 61 aufgebracht .

Gemäß Figur 6 wird eine Rohmaterialschicht 32 aufgebracht . Die Rohmaterialschicht 32 wird zum Beispiel fototechnisch strukturiert . Bei der Rohmaterialschicht 32 handelt es sich zum Beispiel um eine Raybrid-Paste des Herstellers TORAY INDUSTRIES , INC . Somit kann die Rohmaterialschicht 32 aus einer fotosensiblen Silberpaste sein . Durch die Fotostrukturierung kann eine hohe Fertigungsgenauigkeit erzielt werden . Alternativ oder zusätzlich zu einer Fototechnik kann auch ein Siebdruckverfahren oder ein Schablonendruckverfahren zur Erzeugung der Ausgleichsstruktur

3 herangezogen werden .

Nach dem Strukturieren, siehe Figur 7 , wird überschüssiges Material der Rohmaterialschicht 32 entfernt , sodass die Ausgleichsbahnen 31 der Ausgleichsstruktur 3 resultieren . Dabei ist das Material der Ausgleichsstruktur 3 noch nicht gebacken .

Beim Schritt der Figur 8 werden die Halbleiterchips 4 , von denen nur einer gezeichnet ist , auf die Ausgleichsstruktur 3 aufgebracht . Anschließend erfolgt ein Backen der Ausgleichsstruktur 3 , sodass gleichzeitig die Halbleiterchips

4 fest mit der Ausgleichsstruktur 3 mechanisch und elektrisch verbunden werden .

Im Übrigen gelten die Aus führungen zu den Figuren 1 und 2 in gleicher Weise für die Figuren 3 bis 8 , und umgekehrt . In Figur 9 ist ein weiteres Beispiel des Halbleiterbauteils 1 illustriert . Die Durchkontaktierungen 23 sind durch Löcher durch den Grundkörper 20 hindurch gebildet , die innen mit einer Metallschicht 63 versehen sind . Die Metallschicht 63 ist insbesondere einstückig und durchgehend mit den Anschluss flächen 24 und der Kontaktstruktur 26 geformt . Die Anschluss flächen 24 und die Kontaktstruktur 26 gehen somit von der Metallschicht 63 aus und können die j eweils zugeordnete Durchkontaktierung 23 , in Draufsicht auf die betref fende Hauptseite 21 , 22 gesehen, ringsum umgeben .

Optional sind die Anschluss flächen 24 , die Kontaktstruktur 26 und die Metallschicht 63 von der Beschichtung 61 bedeckt . Ferner sind die Durchkontaktierungen 23 optional mit einer Füllung 64 abgedichtet . Die Füllung 64 ist zum Beispiel aus einem Epoxid . Es ist möglich, dass die Füllung 64 nicht bis an die Hauptseiten 21 , 22 heranreicht .

Zwischen den Bereichen der Kontaktstruktur 26 an den Durchkontaktierungen 23 befindet sich eine Planarisierungsschicht 5 aus einem dielektrischen Material , zum Beispiel aus einem Kunststof f . An einer der ersten Hauptseite 21 abgewandten Seite bildet die Kontaktstruktur 26 mit der Planarisierungsschicht 5 eine gemeinsame Ebene . Auf dieser Ebene ist die Ausgleichsstruktur 3 aufgebracht . Die Ausgleichsstruktur 3 erstreckt sich zum Teil auf die Kontaktstruktur 26 . Eine Strecke zwischen der Kontaktstruktur 26 und dem Halbleiterchip 4 wird von der Ausgleichsstruktur 3 auf der Planarisierungsschicht 5 überbrückt .

Somit überlappen die Kontaktstruktur 26 und der

Halbleiterchip 4 nicht , in Draufsicht auf die erste Hauptseite 21 gesehen . Dies kann auch in allen anderen Beispielen des Halbleiterbauteils 1 gelten .

Im Übrigen gelten die Aus führungen zu den Figuren 1 bis 8 in gleicher Weise für die Figur 9 , und umgekehrt .

Beim Verfahren der Figuren 10 bis 12 wird eine gedruckte Leiterplatte mit eingebetteten Leiterbahnen, auch als ETS-PCB bezeichnet , als Leiterplatte 2 verwendet . Gemäß Figur 10 sind die Anschluss flächen 24 sowie eingebettete Leiterbahnen 27 der Kontaktstruktur 26 bereits strukturiert und die optionale Beschichtung 61 ist angebracht . Die eingebetteten Leiterbahnen 27 gehen j eweils von den zugeordneten Durchkontaktierungen 23 aus . In den Figuren 10 bis 15 erweitern sich die Durchkontaktierungen 23 in Richtung hin zur ersten Hauptseite 21 . Genauso ist es aber möglich, dass sich die Durchkontaktierungen 23 hin zur ersten Hauptseite 21 schmäler werden, anders als in den Figuren 10 bis 15 gezeichnet . Die zweitgenannte Variante kann insbesondere in allen ETS-PCB-basierten Beispielen gelten .

Die eingebetteten Leiterbahnen 27 sind zum Beispiel von einem Material des Grundkörpers 20 nicht überdeckt und verlaufen an oder nahe der ersten Hauptseite 21 . Es ist möglich, dass die eingebetteten Leiterbahnen 27 gegenüber der ersten Hauptseite 21 zurückversetzt sind, zum Beispiel um höchstens 5 pm oder um höchstens 2 pm, oder dass die eingebetteten Leiterbahnen 27 , zusammen mit der optionalen Beschichtung 61 , bündig mit der ersten Hauptseite 21 abschließen, zum Beispiel mit einer Toleranz von höchstens 1 pm .

Gemäß Figur 11 wird die Ausgleichsstruktur 3 erzeugt , etwa aus einer Silberpaste . Dies erfolgt zum Beispiel mittels Siebdruck oder Schablonendruck, sodass insbesondere kein überschüssiges Material für die Ausgleichsstruktur 3 auf die erste Hauptseite 21 aufgebracht wird und sodass kein Lithographieverfahren nötig ist . Dabei kann ein Abstand zwischen den Gebieten der Ausgleichsstruktur 3 kleiner sein als eine Breite der Ausgleichsstruktur 3 , in Draufsicht gesehen, in Figur 11 nicht zu sehen .

Die Ausgleichsstruktur 3 erstreckt sich zum Teil auf die eingebetteten Leiterbahnen 27 . Aufgrund der eingebetteten Leiterbahnen 27 kann die Strecke , die von der präzise aufgebrachten Ausgleichsstruktur 3 von der zugeordneten Durchkontaktierung 23 her zu überbrücken ist , reduziert werden, sodass eine Verringerung eine Leitungswiderstandes erreicht werden kann .

Ferner kann durch die Ausgleichsstruktur 3 ein Ausgleich einer typischen Höhentoleranz der Substratmetallisierung, also der eingebetteten Leiterbahnen 27 , erzielt werden .

Schließlich wird gemäß Figur 12 der mindestens eine Halbleiterchip 4 aufgebracht , wobei ein Backen der Ausgleichsstruktur 3 erst nach dem Anbringen des Halbleiterchips 4 erfolgt , analog zum Verfahrensschritt der Figur 8 .

Im Übrigen gelten die Aus führungen zu den Figuren 1 bis 9 in gleicher Weise für die Figuren 10 bis 12 , und umgekehrt .

Auch beim Verfahren der Figuren 13 bis 15 wird ein ETS-PCB als Leiterplatte 2 verwendet . Gemäß Figur 13 erfolgt ein Aufträgen der Rohmaterialschicht 32 . Dann wird die Rohmaterialschicht 32 mit einer Strahlung R belichtet . Nachfolgend wird überschüssiges Material der Rohmaterialschicht 32 entfernt , sodass die Ausgleichsstruktur 3 gebildet wird, siehe Figur 14 .

Schließlich wird der mindestens eine Halbleiterchip 4 befestigt , zum Beispiel analog zu den Verfahrensschritten der Figuren 8 oder 12 .

Im Übrigen gelten die Aus führungen zu den Figuren 1 bis 12 in gleicher Weise für die Figuren 13 bis 15 , und umgekehrt .

In den Figuren 16 bis 18 ist ein weiteres Beispiel des Verfahrens gezeigt . Gemäß Figur 16 wird die Leiterplatte 2 bereitgestellt . Bei der Leiterplatte 2 handelt es sich um einen im Wesentlichen transparenten Körper . So ist der Grundkörper 20 zum Beispiel aus einem lichtdurchlässigen Kunststof f . Insbesondere ist der Grundkörper 20 eine Folie , etwa eine Polyethylenterephthalat-Folie , kurz PET-Folie . Auf dem Grundkörper 20 befindet sich die Kontaktstruktur 26 , die insbesondere auf liegende Leiterbahnen 28 umfasst . Die Leiterbahnen 28 sind zum Beispiel aus Kupfer oder aus einer Kupferlegierung und können galvanisch erzeugt sein . Alternativ zu aufliegenden Leiterbahnen 28 können auch eingebettete Leiterbahnen verwendet werden, analog zu den Figuren 10 bis 15 .

Gemäß Figur 17 wird die Ausgleichsstruktur 3 erzeugt . Dies erfolgt zum Beispiel entsprechend der Verfahrensschritte der Figur 11 oder der Figuren 13 und 14 . Nachfolgend wird gemäß Figur 18 der mindestens eine Halbleiterchip 4 angebracht , zum Beispiel entsprechend der Verfahrensschritte der Figuren 8 , 12 oder 15 .

Im Übrigen gelten die Aus führungen zu den Figuren 1 bis 15 in gleicher Weise für die Figuren 16 bis 18 , und umgekehrt .

Beim Verfahren der Figuren 19 bis 21 wird ebenso ein transparenter Grundkörper 20 verwendet , j edoch können auch genauso Grundkörper 20 aus einer Keramik oder aus einem lichtundurchlässigen Kunststof f verwendet werden .

Gemäß Figur 19 wird die transparente Leiterplatte 2 bereitgestellt . An der ersten Hauptseite 21 ist ein kreuz förmiges , quadratisches Muster 29 angebracht . Das Muster 29 ist zum Beispiel längs einer ersten Diagonalenrichtung durchbrochen, um einen Abstand zwischen einander zugeordneten Kontaktstrukturen 26 zu gewährleisten . Zusätzlich zu dem Muster 29 umfasst die Kontaktstruktur 26 die Leiterbahnen 28 . Die Leiterbahnen 26 verlaufen zum Beispiel entlang einer zweiten Diagonalenrichtung, sodass die Leiterbahnen 28 das Muster 29 j e an einer oder an mehreren Stellen kreuzen .

Auf diese Weise lassen sich viele Anschlusspunkte für die Halbleiterchips 4 realisieren .

In Figur 20 ist der Träger 10 zu sehen, der aus der Leiterplatte 2 zusammen mit den Ausgleichsstrukturen 3 resultiert . Die Ausgleichsstrukturen 3 umfassen j e einen Anschlussbereich 33 , der später mit einer der Chipkontaktflächen 41 , 42 verbunden wird . Ferner umfassen die Ausgleichsstrukturen 3 j e eine Verlängerung 35 , die von den zugehörigen Anschlussbereichen 33 ausgehen . Aufgrund der Verlängerungen 35 ist eine genaue Positionierung der Ausgleichsstrukturen 3 relativ zur Kontaktstruktur 26 nicht zwingend, da j edenfalls Schnittpunkte mit dem Muster 29 und/oder mit den Leiterbahnen 28 vorliegen .

Gemäß Figur 21 werden dann die optoelektronischen Halbleiterchips 4 aufgebracht , die zum Beispiel rot , grün und blau emittierende pLEDs sind .

Optional ist zusätzlich zu den optoelektronischen Halbleiterchips 4 ein weiterer Halbleiterchip 8 vorhanden, der zum Beispiel ein IC-Chip zum Ansteuern der optoelektronischen Halbleiterchips 4 sein kann . Der weitere Halbleiterchip 8 kann in gleicher Weise kontaktiert werden wie die optoelektronischen Halbleiterchips 4 . Ein Leiterbahnschema für den weiteren Halbleiterchip 8 ist hierbei in Figur 21 nicht im Detail gezeichnet , sondern lediglich stark vereinfacht illustriert .

Das Aufbringen der Halbleiterchips 4 , 8 erfolgt zum Beispiel analog zu den weiter oben beschriebenen Verfahren .

Die Träger 10 der Beispiele gemäß der Figuren 1 bis 15 basieren zum Beispiel auf lichtundurchlässigen Grundkörpern 20 . Abmessungen dieser Träger 10 , in Draufsicht auf die erste Hauptseite 21 gesehen, liegen zum Beispiel bei mindestens 0 , 5 mm x 0 , 5 mm und/oder höchstens bei 5 mm x 5 mm, typisch bei 1 mm x 0 , 5 mm . Dagegen können die im Wesentlichen transparenten, zum Beispiel als Folie gestalteten Träger 10 der Figuren 16 bis 21 deutlich größer sein und Abmessungen, in Draufsicht auf die erste Hauptseite 21 gesehen, von mindestens 5 cm x 10 cm und/oder von höchstens 1 m x 2 m aufweisen . Die kleineren Träger 10 gemäß der Figuren 1 bis 15 tragen zum

Beispiel nur einen oder mehrere der optoelektronischen

Halbleiterchips 4 , zum Beispiel mindestens drei und/oder höchstens 30 der optoelektronischen Halbleiterchips 4 . Dagegen können die größeren Träger 10 der Figuren 16 bis 21 viele der optoelektronischen Halbleiterchips 4 tragen, zum Beispiel mindestens 100 und/oder höchstens 10 . 000 der optoelektronischen Halbleiterchips 4 .

In allen Beispielen ist es möglich, dass die einander zugeordneten Ausgleichsstrukturen 3 , insbesondere deren Anschlussbereiche 33 , einen Abstand zueinander von mindestens 5 pm und/oder von höchstens 20 pm oder von höchstens 50 pm zueinander aufweisen . Eine Breite der Ausgleichsbahnen 31 und/oder der Verlängerungen 35 liegt zum Beispiel bei mindestens 5 pm und/oder bei höchstens 500 pm . Eine Länge der Ausgleichsbahnen 31 und/oder der Verlängerungen 35 liegt zum Beispiel bei mindestens 50 pm und/oder bei höchstens 5 mm . Eine Größe der Anschlussbereiche 33 richtet sich insbesondere nach einer Größe der hierfür vorgesehenen Chipkontaktflächen 41 , 42 . Eine Dicke der Ausgleichsstrukturen 3 liegt zum Beispiel bei mindestens 0 , 2 pm und/oder bei höchstens 20 pm, insbesondere bei mindestens 1 pm und/oder bei höchstens 3 pm . Eine Dicke der Kontaktstrukturen 26 , 27 , 28 , 29 und/oder der Anschluss flächen 24 liegt zum Beispiel bei mindestens 1 pm und/oder bei höchstens 40 pm . Eine Breite der Kontaktstrukturen 26 , 27 , 28 , 29 und/oder der Anschluss flächen 24 liegt zum Beispiel bei mindestens 5 pm und/oder bei höchstens 100 pm, insbesondere bei mindestens 10 pm und/oder bei höchstens 20 pm . Diese vorgenannten Werte können einzeln oder in beliebiger Kombination gelten . Im Übrigen gelten die Aus führungen zu den Figuren 1 bis 18 in gleicher Weise für die Figuren 19 bis 21 , und umgekehrt .

In Figur 22 ist gezeigt , dass die Ausgleichsstrukturen 3 j eweils an einem den Anschlussbereichen 33 abgewandten Ende der Verlängerungen 35 eine Erweiterung 34 aufweisen . Die Erweiterungen 34 verlaufen quer, insbesondere senkrecht , zur zugeordneten Verlängerung 35 . Die Ausgleichsstrukturen 3 können in Draufsicht gesehen somit knochenförmig gestaltet sein . Durch die Erweiterungen 34 wird eine zusätzliche Positioniertoleranz der Ausgleichsstrukturen 3 gegenüber den Kontaktstrukturen 26 erzielt .

Gemäß Figur 23 weisen die Ausgleichsstrukturen 3 vergleichsweise breite Verlängerungen 35 auf . Eine Breite der Verlängerungen 35 liegt zum Beispiel bei mindestens 50 % und/oder bei höchstens 150 % oder bei höchstens 95 % einer Breite der j eweiligen Anschlussbereiche 33 . Die Breite bezieht sich insbesondere auf eine Ausdehnung senkrecht zu den zugeordneten Leiterbahnen 28 .

Gemäß Figur 24 sind mehrere der Erweiterungen 34 pro Verlängerung 35 vorhanden, zum Beispiel mindestens zwei und/oder höchstens sechs der Erweiterungen 34 , um eine erhöhte Positioniertoleranz zu gewährleisten . Die Ausgleichsstrukturen 3 können also in Draufsicht gesehen wie ein Fischgrätenmuster gestaltet sein .

Gemäß Figur 27 sind die Ausgleichsstrukturen 3 mit rechteckigen Anschlussbereichen 33 und runden Verlängerungen 35 versehen . Ein Durchmesser der Verlängerungen 35 ist zum Beispiel größer als eine Diagonalenlänge der Anschlussbereiche 33 . Weiterhin können die Ausgleichsstrukturen 3 mit vergleichsweise langen Verlängerungen 35 versehen sein, siehe Figur 25 . Eine Länge der Verlängerungen 35 übersteigt die Diagonalenlänge der Anschlussbereiche 33 beispielsweise um mindestens einen Faktor 3 und/oder um höchstens einen Faktor 30 .

In Figur 25 ist ferner veranschaulicht , dass nur das Muster 29 vorhanden ist , sodass die Kontaktstrukturen 26 frei von den Leiterbahnen 28 sind . Dies ist auch in allen anderen Beispielen möglich . Durch die langen Verlängerungen 35 wird dennoch ein sicherer Überlapp mit den zugehörigen Kontaktstrukturen 26 erzielt .

Die j eweiligen, verschieden gestalteten Ausgleichsstrukturen 3 der Figuren 21 bis 25 und 27 können entsprechend in allen Beispielen verwendet werden . Somit gelten die Aus führungen zu den Figuren 1 bis 21 in gleicher Weise für die Figuren 22 bis 25 und 27 , und umgekehrt .

In Figur 26 ist dargestellt , dass die Kontaktstrukturen 26 j eweils Kontaktstellenbereiche 65 aufweisen können . Die Kontaktstellenbereiche 65 sind zum Beispiel runde Erweiterungen des Musters 29 und/oder der Leiterbahnen 28 . Die Kontaktstellenbereiche 65 überlappen mit den Verlängerungen 35 , wobei die Anschlussbereiche 33 und die Kontaktstellenbereiche 65 nicht überlappen, siehe Figur 27 . Die Kontaktstellenbereiche 65 sind dabei bevorzugt kleiner als die Anschlussbereiche 33 , um eine hohe Transparenz des Halbleiterbauteils 1 zu erreichen . Aufgrund der Kontaktstellenbereiche 65 in Kombination mit den Verlängerungen 35 können große Positioniertoleranzen erzielt werden .

In Figur 28 ist dargestellt , dass die Kontaktstrukturen 26 mit sternförmigen Kontaktstellenbereichen 65 versehen sind, um große Positioniertoleranzen zu erreichen, siehe auch Figur 29 . Eine Ausdehnung der sternförmigen Kontaktstellenbereiche 65 ist dabei zum Beispiel größer als die Anschlussbereiche 33 zusammen mit den Verlängerungen 35 , um eine hohe Transparenz des Trägers 10 zu gewährleisten .

Im Übrigen gelten die Aus führungen zu den Figuren 1 bis 25 in gleicher Weise für die Figuren 26 bis 29 , und umgekehrt .

Im Beispiel der Figur 30 ist gezeigt , dass der mindestens eine optoelektronische Halbleiterchip 4 einen wannenförmigen Reflektor 44 aufweist , der sich in Richtung weg von der ersten Hauptseite 21 öf fnet . Ferner sind in Figur 30 Abmessungen veranschaulicht .

A steht hierbei für den Abstand zwischen benachbarten Kontaktstrukturen 26 , B steht für den Abstand zwischen benachbarten Ausgleichsstrukturen 3 , C ist eine Positionstoleranz der Ausgleichsstrukturen 3 relativ zu den Kontaktstrukturen 26 , D ist eine Montagetoleranz der Halbleiterchips 4 , 8 relativ zu den Ausgleichsstrukturen 3 und E ist eine Fertigungstoleranz der Chipkontaktflächen 41 , 42 hinsichtlich eines Abstands der Chipkontaktflächen 41 , 42 zueinander . Toleranzen im Prozessablauf entstehen speziell durch die Positionierung der Ausgleichsstrukturen 3 auf den Kontaktstrukturen 26 und außerdem durch die Positionierung der Halbleiterchips 4 , 8 auf den Ausgleichsstrukturen 3 . Für die vorgenannten Größen gilt insbesondere , einzeln oder in beliebiger Kombination :

B > E oder B > E , um eine Risiko von Kursschlüssen aufgrund von Materialmigration zu reduzieren, B > E + D oder B > E + D, und/oder A > B + C oder A > B + C .

Im Beispiel der Figur 31 ist auf dem Halbleiterchip 4 ein Leuchtstof f körper 66 aufgebracht . Der Leuchtstof f körper 66 kann direkt auf dem Halbleiterchip 4 erzeugt sein oder separat hergestellt und dann auf dem Halbleiterchip 4 aufgebracht sein . Es ist möglich, dass der Leuchtstof f körper 66 im Rahmen der Herstellungstoleranzen in Draufsicht gesehen deckungsgleich mit dem Halbleiterchip 4 ist oder lateral über den Halbleiterchip 4 übersteht , zum Beispiel um höchstens 10 % einer Kantenlänge des Halbleiterchips 4 .

Als weitere Option ist ein Reflektorkörper 67 vorhanden . Der Reflektorkörper 67 ist zum Beispiel aus einem Kunststof f , wie einem Silikon, das mit reflektierenden Partikeln, zum Beispiel aus einem Metalloxid wie Titandioxid, gefüllt ist . Der Reflektorkörper 67 kann direkt und insbesondere ganz flächig seitlich an den Halbleiterchip 4 und/oder an den Leuchtstof f körper 66 angrenzen . Es ist möglich, dass der Reflektorkörper 67 eine geringere mittlere Dicke aufweist als der Leuchtstof f körper 66 und in Richtung hin zum Leuchtstof f körper 66 dicker wird . Der Leuchtstof f körper 66 und der Reflektorkörper 67 können in Richtung weg von der ersten Hauptseite 21 bündig miteinander abschließen . Es ist möglich, dass der Reflektorkörper 67 bis unter den Halbleiterchip 4 hinein reicht , insbesondere in einen Bereich zwischen den Chipkontaktflächen 41 , 42 hinein . Ein solcher Reflektorkörper 67 und/oder ein solcher

Leuchtstof f körper 66 können auch in allen anderen Aus führungsbeispielen vorhanden sein .

Im Übrigen gelten die Aus führungen zu den Figuren 1 bis 30 in gleicher Weise für Figur 30 , und umgekehrt .

Die in den Figuren gezeigten Komponenten folgen bevorzugt in der angegebenen Reihenfolge aufeinander, insbesondere unmittelbar aufeinander, sofern nichts anderes beschrieben ist . Sich in den Figuren nicht berührende Komponenten weisen bevorzugt einen Abstand zueinander auf . Sofern Linien parallel zueinander gezeichnet sind, sind die zugeordneten Flächen bevorzugt ebenso parallel zueinander ausgerichtet . Außerdem sind die relativen Positionen der gezeichneten Komponenten zueinander in den Figuren korrekt wiedergegeben, falls nichts anderes angegeben ist .

Die hier beschriebene Erfindung ist nicht durch die Beschreibung anhand der Aus führungsbeispiele beschränkt . Vielmehr umfasst die Erfindung j edes neue Merkmal sowie j ede Kombination von Merkmalen, was insbesondere j ede Kombination von Merkmalen in den Patentansprüchen beinhaltet , auch wenn dieses Merkmal oder diese Kombination selbst nicht expli zit in den Patentansprüchen oder Aus führungsbeispielen angegeben ist .

Diese Patentanmeldung beansprucht die Priorität der deutschen Patentanmeldungen 10 2022 103 762 . 2 und 10 2022 110 031 . 6 , deren Of fenbarungsgehalt hiermit durch Rückbezug aufgenommen wird . Bezugs zeichenliste

1 Halbleiterbauteil

2 Leiterplatte

20 Grundkörper

21 erste Hauptseite

22 zweite Hauptseite

23 elektrische Durchkontaktierung

24 elektrische Anschluss fläche an der zweiten Hauptseite

25 Metallisierung

26 metallische elektrische Kontaktstruktur

27 eingebettete Leiterbahn

28 aufliegende Leiterbahn

29 Muster

3 elektrische Ausgleichsstruktur

31 Ausgleichsbahn

32 Rohmaterialschicht

33 Anschlussbereich

34 Erweiterung

35 Verlängerung

4 optoelektronischer Halbleiterchip

40 Montageseite

41 erste Chipkontakt fläche

42 zweite Chipkontakt fläche

43 Emissionsseite

44 Reflektor

5 Planarisierungsschicht

61 Beschichtung

62 Schutzkörper

63 Metallschicht

64 Füllung

65 Kontaktstellenbereich

66 Leuchtstof f körper 61 Reflektorkörper

7 Ausnehmung

8 weiterer Halbleiterchip

10 Träger A Abstand zwischen benachbarten Kontaktstrukturen

B Abstand zwischen benachbarten Ausgleichsstrukturen

C Positionstoleranz der Ausgleichsstrukturen

D Montagetoleranz der Halbleiterchips

E Fertigungstoleranz der Chipkontaktflächen R Strahlung