技术领域

本发明涉及信号调制技术领域， 涉及一种 PWM生成电路、 处理电路及芯片。

背景技术

PWM ( Pulse Width Modulat ion )技术在工业自动化、 机器人、 精密数控机床、 航空航天等诸多领域 得到广泛应用。 伺服电机控制系统， 需要生成占空比可变的 PWM信号驱动 IGBT、 IPM等功率器件； 机器人 或数控机床等运动控制系统， 运动控制卡和伺服驱动器间， 可通过频率可变的 PWM信号， 传输位置控制指 令。

PWM与 PFM是 DC/DC开关的两种控制方式， 这类技术常用于一些模拟电路或外围电机进行 控制。 随着 1C的集成度越来越高。市面上大部分的 PWM电路有很多种实现方式， 有一些通过方波振荡器或单限比较器 等外围器件实现。 在现有技术 PWM 的架构设计上， 输出的 PWM信号受 CPU 时序控制， 软件中断流程较 为复杂， 浪费大量软件资源。

发明内容

为克服上述问题， 本发明提出了一种 pmi生成电路。

一种 PWM生成电路， 该 PWM生成电路应用于控制外部的电机系统的转速 ， PWM生成电路包括第二时钟 预分频器和 PWM信号生成器， 第二时钟预分频器的分频输出端连接 PWM信号生成器的数据输入端相连接; PWM信号生成器包括输出分频器和比较器， 比较器的一个比较输入端与输出分频器的时钟 输出端连接， 比 较器的另一个比较输入端与参考恒压源连接， 输出分频器的输入端作为所述 PWM信号生成器的数据输入端， 比较器的信号输出端作为 PWM生成电路的比较结果输出端。

进一步地， 所述第二时钟预分频器的分频系数是可配置的 。

一种 PWM信号的处理电路， 该处理电路应用于调节外部的电机系统， 该处理电路包括 PWM采样检测模 块和 PWM生成模块； PWM采样检测模块的时钟输入端与 PWM生成模块的时钟输入端相连接； PWM信号采样 检测模块包括滤波器、 步长计数子模块、 信号预分频器、 速度检测器和第一时钟预分频器， 其中， 滤波器 的信号输入端作为 PWM信号采样检测模块的 PWM信号输入端； PWM信号采样检测模块内部的连接关系是： 滤波器的信号输出端同时与步长计数子模块的 数据输入端和信号预分频器的时钟输入端连接 ， 信号预分频 器的时钟输出端与速度检测器的数据输入端相 连接； 速度检测器的时钟输入端与第一时钟预分频器 的时钟 输出端相连接， 速度检测器的速度信号输出端作为 PWM信号采样检测模块的输出端； PWM生成模块包括所 述^ä生成电路， 其中， 所述 WM生成电路的比较结果输出端作为 WM生成模块的比较结果输出端。

进一步地， 所述滤波器包括第一预设数量的 D触发器和一个比较输出模块， 第一预设数量的 D触发器 构成一个第一预设数量比特位的移位寄存器， 第一预设数量的 D触发器的时钟端连接于所述滤波器的时钟 输入端， 第一预设数量的 D触发器的输出端 Q分别连接到比较输出模块的第一预设数量的� �据输入端， 移 位寄存器的数据输入端作为滤波器的信号输入 端， 比较输出模块的数据输出端作为滤波器的信号 输出端。

进一步地， 在所述移位寄存器中， 除了最右边的 D触发器之外的每个 D触发器的输出端接到右边一个 D触发器的输入端， 最右边的 D触发器的输出端接入所述比较输出模块的一� �数据输入端， 最左边的 D触 发器的输入端作为移位寄存器的数据输入端。

进一步地， 在所述移位寄存器中， 除了最左边的 D触发器之外的每个 D触发器的输出端接到左边一个 D触发器的输入端， 最左边的 D触发器的输出端接入所述比较输出模块的一� �数据输入端， 最右边的 D触 发器的输入端作为移位寄存器的数据输入端。

进一步地，所述第一预设数量设置为 6, 使得所述滤波器将输入的待处理 PWM信号 PWM IN中小于 5个 时钟周期的电平抖动都被作为毛刺滤掉， 其中， 所述时钟周期是所述待处理 PWM信号 PWM IN的抖动电平 的脉冲周期。

进一步地， 所述步长计数子模块内部包括步长计数器和方 向寄存器， 方向寄存器的输出端与步长计数 器的使能端连接， 步长计数器的计数输出端作为所述步长计数子 模块的输出端， 步长计数器的计数输入端 作为所述步长计数子模块的数据输入端。

进一步地， 所述速度检测器包括上升沿检测电路、 脉宽计数器和中值平均模块； 上升沿检测电路包括 一个 D触发器与一个与门， D触发器的输入端 D连接与门的一个输入端， D触发器的反相输出端 连接与门 的另一个输入端； 脉宽计数器的时钟端与 D触发器的时钟端相连接， 上升沿检测电路通过与门的输出端与 脉宽计数器的复位端 reset连接，脉宽计数器的数据输出端连接中值� ��均模块的数据输入端， 中值平均模 块的输出端作为所述速度检测器的速度信号输 出端， 上升沿检测电路的输入端作为所述速度检测器 的数据 输入端。

进一步地， 2的所述脉宽计数器的位宽数值次幂大于所述� �宽计数器的时钟输入端的信号频率与所述 D触发器的输入端 D的信号频率的比值。

一种芯片， 该芯片内部包括所述处理电路。

与现有技术相比， 通过所述 PWM生成电路接收外部输出的采样时钟 Clk， 并输出基于采样时钟 Clk的 占空比可控的 PWM输出信号 PWMJ3UT以调节外部的电机系统， 不需要 CPU参与调节分频处理操作， 减小软 件控制流程的复杂程度。

附图说明

图 1为本发明实施例的一种 PWM生成电路结构示意图。

图 2为本发明实施例的 PWM信号生成器的电路示意图。

图 3为本发明实施例的一种 PWM信号的处理电路结构示意图。

图 4为本发明实施例的滤波器的电路示意图。

图 5为本发明实施例的速度检测器的电路示意图� �

图 6为本发明实施例的过滤消抖的 PWM信号脉宽的采样时序图。

具体实施方式

下面结合附图对本发明的具体实施方式作进一 步说明： 如图 1所示， 本发明实施例提供一种 PWM生成 电路，如图 1所示，所述 PWM生成电路包括第二时钟预分频器和 PWM信号生成器，模块内部的连接关系是： 第二时钟预分频器与所述 PWM采样检测模块相连接， 具体地， 第二时钟预分频器与所述 PWM采样检测模块 内的第一时钟预分频器相连接， 用于接收采样时钟 Clk; 第二时钟预分频器， 用于将接收的采样时钟 Clk 分频处理以输出第二分频时钟信号 Clk_div2, 在本实施例下， 第二分频时钟信号 Clk_div2的时钟频率可 以是 72MHz、 40MHz、 20MHz或 10MHz。 第二时钟预分频器与 PWM信号生成器相连接， 用于将第二分频时钟 信号 Clk_div2传输给 PWM信号生成器； PM1信号生成器， 用于接收参考电平信号 level， 并根据第二分频 时钟信号 Clk_div2的分频值与参考电平信号 level的比较结果产生 PWM输出信号 PWM_0UT, 具体地， PWM 信号生成器通过计数器将第二分频时钟信号 Clk_div2分频处理， 然后再与参考电平信号 level进行电平 大小比较， 当第二分频时钟信号 Clk_div2的分频值大于参考电平信号 level的电平值时， PWM输出信号 PWM_0UT为高电平， 否则， PWM输出信号 PWM_0UT为低电平， 在所述 PWM生成电路的比较结果输出端输出 PWM输出信号 PWMJ3UT。

如图 2所示， 所述 PWM信号生成器包括输出分频器和比较器， 比较器的一个比较输入端与所述输出分 频器的时钟输出端连接，比较器的另一个比较 输入端与参考恒压源连接，输出分频器的输入 端作为所述 PWM 信号生成器的数据输入端， 比较器的信号输出端作为所述 PWM生成电路的比较结果输出端， 参考恒压源提 供所述参考电平信号 level„ 所述输出分频器用于接收所述第二分频时钟信 号 Clk_div2 , 并对所述第二分 频时钟信号 Clk_div2进行分频处理。 在本发明实施例下所述输出分频器内部包括一 个计数器， 该计数器 配置为 lObit位宽的计数器， 其分频系数为 1024, 故所述输出分频器将所述第二分频时钟信号 Clk_div2 进行 1024分频处理， 当所述第二分频时钟信号 Clk_div2的时钟频率为 72MHz时， 所述输出分频器输出的 分频值为 72MHz/1024=70KHz, 可作为待比较的最高输出频率， 使得所述 PWM信号生成器输出的信号是以 KHz为单位的低频率的 PWM输出信号。

如图 2所示， 由于所述比较器的一个比较输入端与所述输出 分频器的时钟输出端连接， 所述比较器的 另一个比较输入端与所述参考恒压源连接， 所以所述比较器的比较输入端分别连接所述输 出分频器的分频 值与所述参考电平信号 level , 用于根据所述第二分频时钟信号 Clk_div2 的分频值与所述参考电平信号 level的电平大小比较结果， 输出对应的电平大小的 PWM输出信号 PWM_0UT, 当所述分频值大于所述参考 电平信号 level的电平值时， PWM输出信号 PWMJ3UT为高电平；当所述分频值小于所述参考� �平信号 level 的电平值时， PWM输出信号 PWMJ3UT为低电平。 由于所述输出分频器的分频系数及输入的所述 第二分频时 钟信号 Clk_div2是可调节的， 所以的 PWM输出信号 PWM_0UT的占空比是可控的， 同时所述 PWM生成电路 也产生中断输出信号， 辅助所述 PWM采样检测模块控制外部的电机系统的转速。

本发明实施例还提供一种 PWM信号的处理电路， 所述处理电路包括 PWM采样检测模块和所述 PWM生成 模块； 所述 PWM生成模块包括所述 PWM生成电路， 在本发明实施例下， 所述 PWM生成电路的内部连接关系 等同于所述 PWM生成模块内部的连接关系。

所述 PWM采样检测模块的时钟输入端与所述 PWM生成模块的时钟输入端相连接； 所述 PWM采样检测模 块的 PWM信号输入端用于捕获输入的待处理 PWM信号 PWM IN，所述 PWM采样检测模块的时钟输入端用于接 收外部系统时钟生成器输出的高频时钟信号 CLK_US, 在本发明实施例下， 待处理 PWM信号 PWM IN的频率 范围是大于 32Hz而小于 2KHz,外部系统时钟生成器输出的高频时钟信号 CLK_US是周期为 0. 2us的时钟信 号， 通过相应精度的计数器发挥信号消抖作用； 所述 PWM采样检测模块用于输出基于待处理 PWM信号的脉 冲速度信号 speed和对应的脉冲步长信号供外部的电机系统� ��作为反馈量使用。相对于现有技术，拓展 PWM 信号输出电路的应用功能。 所述 PWM生成模块用于接收外部系统时钟生成器输出 的采样时钟 Clk， 并输出 基于采样时钟 Clk的占空比可控的 PWM输出信号 PWM_0UT； 所述 PWM采样检测模块与所述 PWM生成模块共 同连接于所述采样时钟 Clk; 其中， 采样时钟 Clk还可以来源于外部的 AHB总线上的总线时钟， 对应的时 钟频率大小包括 80MHz、 40MHz或 20MHz， 使得所述 PWM输出信号 PWM_0UT满足各种电机控制系统的应用需 求。 当所述 PWM采样检测模块为外部的电机系统提供脉冲速 度信号 speed和对应的脉冲步长信号时， 外部 的电机系统根据前述采样信号进行调整， 具体是调节输出的采样时钟 Clk 的频率大小、 待处理 PWM信号 PWM IN和高频时钟信号 CLK_US ,然后控制所述 PWM生成模块输出对应占空比的 PWM输出信号 PWMJ3UT， 以 完成对外部电机系统的转速调节控制。

如图 3所示， 所述 PWM采样检测模块包括滤波器、 步长计数子模块、 信号预分频器、 速度检测器和第 一时钟预分频器， 滤波器的信号输入端作为 PWM信号采样检测模块的 PWM信号输入端， 速度检测器的速度 信号输出端作为 PWM信号采样检测模块的输出端； 所述 PWM采样检测模块内部的连接关系是： 滤波器的信 号输出端同时与步长计数子模块的数据输入端 和信号预分频器的时钟输入端连接， 信号预分频器的时钟输 出端与速度检测器的数据输入端相连接； 速度检测器的时钟输入端与第一时钟预分频器 的时钟输出端相连 接； 滤波器的信号输入端用于捕获输入的待处理 PWM信号 PWM IN，滤波器的时钟输入端接收外部系统时钟 生成器输出的高频时钟信号 CLK_US ,并在高频时钟信号 CLK_US的驱动作用下，控制待处理 PM1信号 PWM IN 过滤， 再从所述滤波器的信号输出端输出基准 PWM信号 Encoder。

由于高频时钟信号 CLK_US是可以配置的， 所以， 所述滤波器可以实现待处理 PWM信号 PWM IN中不同 脉宽的电平抖动信号的过滤操作。滤波器的信 号输出端同时与步长计数子模块的数据输入端 和信号预分频 器的时钟输入端连接， 用于将基准 PWM信号 Encoder传输给步长计数子模块和信号预分频器� � 信号预分频 器用于将接收的基准 PM1信号 Encoder分频处理以输出第一 PM1信号 Encoderl, 其中， 所述信号预分频器 支持并可配置成 2分频、 4分频或 8分频的分频器； 所述信号预分频器的时钟输出端与所述速度检 测器的 数据输入端相连接， 用于将第一 PWM信号 Encoderl传输给所述速度检测器， 从而输出不同频率的第一 PWM 信号 Encoderl至所述速度检测器。 第一时钟预分频器， 用于控制接收的采样时钟 Clk分频得到第一分频 时钟信号 Clk_divl,并将第一分频时钟信号 Clk_divl输出至速度检测器， 在本实施例下， 第一时钟预分频 器的分频系数配置为 16。所述速度检测器的时钟输入端与所述第一� ��钟预分频器的时钟输出端相连接， 所 述速度检测器在第一分频时钟信号 Clk_divl的驱动作用下， 通过检测第一 PWM信号 Encoderl的上升沿来 计数第一 PWM信号 Encoderl的每个脉冲周期内对应的第一分频时钟� ��号 Clk_divl的脉冲个数， 所述速度 检测器使用第一分频时钟信号 Clk_divl来对第一 PWM信号 Encoderl进行采样检测， 并将所述脉冲个数进 行中值平均处理， 完成所述脉冲个数的降噪处理， 降低噪声信号对待处理 PWM信号 PWM IN的脉冲速度测 量值的影响，从而为外部的电机系统提供更高 精度的脉冲速度信号，以便提供电机系统的转 速的反馈信号。 由于所述速度检测器的速度信号输出端作为所 述 PWM信号采样检测模块的输出端， 所以在所述速度检测器 的速度信号输出端输出脉冲速度信号 speed。

所述滤波器包括第一预设数量的 D触发器和一个比较输出模块， 所述滤波器包括第一预设数量的 D触 发器和一个比较输出模块， 第一预设数量的 D触发器构成一个第一预设数量比特位的移位� �存器， 第一预 设数量的 D触发器的时钟端连接于所述滤波器的时钟输� �端， 第一预设数量的 D触发器的输出端 （Q） 分 别连接到比较输出模块的第一预设数量的数据 输入端， 移位寄存器的数据输入端作为滤波器的信号输 入端， 比较输出模块的数据输出端作为滤波器的信号 输出端。 在本实施例下， 所述第一预设数量设置为 6, 如图 4所示， 所述滤波器包括第一 D触发器 D1、 第二 D触发器 D2、 第三 D触发器 D3、 第四 D触发器 D4、 第五 D触发器 D5、第六 D触发器 D6和一个比较输出模块，前述 6个 D触发器构成一个 6比特位的移位寄存器， 前述 6个 D触发器的时钟端都接入高频时钟信号 CLK_US, 第一 D触发器 D1的输出端 Q [0]、 第二 D触发器 D2的输出端 Q [l]、 第三 D触发器 D3的输出端 Q [2]、 第四 D触发器 D4的输出端 Q [3]、 第五 D触发器 D5 的输出端 Q [4]和第六 D触发器 D6的输出端 Q [5]分别连接到比较输出模块的 6个数据输入端， 所述比较输 出模块的数据输出端用于输出所述基准 PWM信号 Encoder, 从而保证所述 PWM采样检测模块的稳定性。

作为一种实施例， 在所述移位寄存器中， 除了最右边的 D触发器之外的每个 D触发器的输出端接到右 边一个 D触发器的输入端， 最右边的 D触发器的输出端接入所述比较输出模块的一� �数据输入端， 最左边 的 D触发器的输入端作为移位寄存器的数据输入� �。 如图 4所示， 所述移位寄存器中的数据在所述高频时 钟信号 CLK US的驱动作用下依次逐位右移时， 除了第六 D触发器 D6之外的每个 D触发器的输出端接到右 边一个 D触发器的输入端 D， 第一 D触发器 D1的输入端 D接入待处理 PWM信号 PWMJN。

作为另一种实施例， 在所述移位寄存器中， 除了最左边的 D触发器之外的每个 D触发器的输出端接到 左边一个 D触发器的输入端， 最左边的 D触发器的输出端接入所述比较输出模块的一� �数据输入端， 当所 述移位寄存器中的数据在所述高频时钟信号 CLK US的驱动作用下依次逐位左移时， 除了最左边的 D触发 器之外的每个 D触发器的输出端 Q接到左边一个 D触发器的输入端 D， 最右边的 D触发器的输入端 D接入 所述待处理 PWM信号 PWM IN。 因为从所述高频时钟信号 CLK US的上升沿加到触发器上开始到输出端新状 态稳定地建立起来有一段延迟时间， 所以当所述高频时钟信号 CLK US同时加到所述第一预设数量的 D触 发器上时， 每个 D触发器接收的都是左边 （或右边） 一个 D触发器中原来的数据， 然后所述移位寄存器中 的数据依次右移 （或左移） 一位。

所述比较输出模块的内部逻辑关系为： 当所述比较输出模块的 6个数据输入端全为 0时， 即 6个触发 器的输出端对应的 6比特位信号 Q [5: 0] =0时， 所述比较输出模块输出的所述基准 P丽信号 Encoder为低 电平；当所述比较输出模块的 6个数据输入端全为 1时，即 6个触发器的输出端对应的 6比特位信号 Q [5: 0] =6’ 时，所述比较输出模块输出的所述基准 PWM信号 Encoder为高电平；当所述比较输出模块的 第一预设数量的数据输入端中既有 0也有 1时， 所述比较 输出模块输出的所述基准 PWM信号 Encoder保留原来的电平状态不变。

优选地，所述第一预设数量设置为 6, 使得所述滤波器将所述待处理 PWM信号 PWM IN中小于 5个时钟 周期的电平抖动都被作为毛刺滤掉， 其中， 所述时钟周期是所述待处理 PWM信号 PWM IN的抖动电平的脉 冲周期。 如果所述待处理 PWM信号 PWM IN存在小于一定宽度的脉冲需要滤除， 如 luS的抖动电平脉冲需 要滤除时， 所述滤波器可以由 6个延迟时间为 0. 2us的 D触发器和一个所述比较输出模块构成， 6个延迟 时间为 0. 2us的 D触发器构成一个 6比特位的移位寄存器。 在对所述待处理 PWM信号 PWMJN消抖之前， 所述比较输出模块的第一预设数量的输入端为 全 1 或全 0, 所述比较输出模块输出的所述基准 PWM信号 Encoder对应地为高电平或低电平； 在对所述待处理 PWM信号 PWMJN消抖期间， 所述比较输出模块的第一 预设数量的输入端既存在 1又存在 0， 所述比较输出模块输出的所述基准 PWM信号 Encoder保留原来的电 平状态不变， 可判定此期间为稳定的电平信号。 在对所述待处理 PWM信号 PWM IN消抖之后， 所述比较输 出模块的第一预设数量的输入端为全 1或全 0, 所述比较输出模块输出的所述基准 PWM信号 Encoder对应 地为高电平或低电平。 从而可以对输入信号进行了抑噪处理， 小于 5个系统时钟周期的电平抖动都将被滤 除， 有效降低输入的 PWM信号的高次谐波能量， 降低外部电机系统的电磁干扰， 具有很强的实用性。

所述步长计数子模块内部包括步长计数器和方 向寄存器， 方向寄存器的输出端与步长计数器的使能端 连接， 步长计数器的计数输出端作为所述步长计数子 模块的输出端， 步长计数器的计数输入端作为所述步 长计数子模块的数据输入端。 所述方向寄存器用于输出加减控制信号， 作为“加”或者“减”的开关的方 向控制信号，所述方向寄存器输出的加减控制 信号与所述步长计数器连接。若所述加减控制 信号置为 1时， 所述步长计数器用于在每个脉冲周期作加 1计数， 所述步长计数子模块检测所述基准 PWM信号 Encoder的 一个上升沿信号时， 所述步长计数器从 0开始加 1计数， 同时保留当前计数值到所述步长计数器内置的 寄 存器中， 从而为外部电机控制系统提供基于所述待处理 PWM信号 PWM IN的步数值， 代表电机转动得到的 路程值； 当所述步长计数器的计数值达到最大值后， 所述步长计数器溢出， 产生一个时钟周期的 Tick脉 冲信号， 所述步长计数器从 0重新开始加 1计数。 若所述加减控制信号置为 0时， 所述步长计数器用于在 每个脉冲周期作减 1计数， 所述步长计数子模块检测所述基准 PWM信号 Encoder的一个上升沿信号时， 所 述步长计数器从预置计数值开始作减 1计数， 同时保留当前计数值到所述步长计数器内置的 寄存器中， 从 而为外部电机控制系统提供基于所述待处理 PWM信号 PWM IN的步数值， 代表电机转动的路程值； 当所述 步长计数器的计数值减小到 0后， 所述步长计数器溢出 （即当前计数值为 0）， 产生一个时钟周期的 Tick 脉冲信号， 所述步长计数器加载所述预置计数值， 再重新开始减 1计数。

优选地，所述步长计数子模块中的所述步长计 数器设置为 32位计数器，不需要对计数值作符号处理。 如图 5所示， 所述速度检测器包括上升沿检测电路、 脉宽计数器和中值平均模块， 用来通过测量所述 待处理 PWM信号 PWMJN的周期来实现测量电机转动的速度值， 实际上是测量所述待处理 PWM信号 PWMJN 的两个上升沿之间的时间宽度。 所述上升沿检测电路包括一个 D触发器与一个与门， D触发器的输入端 D 连接与门的一个输入端， D触发器的反相输出端 连接与门的另一个输入端； 所述脉宽计数器的时钟端与 D 触发器的时钟端相连接， 所述上升沿检测电路通过所述与门的输出端与 所述脉宽计数器的复位端 reset连 接。 脉宽计数器的数据输出端连接中值平均模块的 数据输入端， 中值平均模块的输出端作为所述速度检测 器的速度信号输出端， 上升沿检测电路的输入端作为所述速度检测器 的数据输入端。 D触发器的输入端 D 用于接收所述第一 PWM信号 Encoder 1， 所述第一 PWM信号 Encoder 1是所述基准 PWM信号 Encoder分频处 理得到的； D触发器的时钟端用于接收所述第一分频时钟� �号 Clk_divl , 所述第一分频时钟信号 Clk_divl 是所述高频时钟信号 CLK_US分频得到的。 当 D触发器的输入端 D处的第一 PWM信号 Encoder 1在第一时刻 为低电平信号时， D触发器锁存住第一 PWM信号 Encoderl在第一时刻的低电平信号， 经过所述第一分频时 钟信号 Clk_divl的一个时钟周期后， D触发器的反相输出端 输出高电平信号， 如果同一时刻下 D触发器 的输入端 D变为高电平信号， 即与门的两个输入端同时为高电平信号， 所述上升沿检测电路通过与门输出 高电平信号，此时可判定第一 PWM信号 Encoderl为上升沿信号，并输出至所述脉宽计数� ��的复位端 reset。

在所述第一分频时钟信号 Clk_divl 的驱动下， 当所述脉宽计数器采样检测到所述第一 PWM信号 Encoderl的上升沿信号时， 将所述上升沿信号作为复位信号输入进行计数 ， 每输入一个所述复位信号， 所 述脉宽计数器根据所述第一分频时钟信号 Clk_divl 的脉冲个数计数一次， 从而获得所述第一 PWM信号 Encoderl的一个脉冲周期内对应的所述第一分频� ��钟信号 Clk divl的脉冲个数。 如图 6所示， 所述脉宽 计数器每检测到所述第一 PWM信号 Encoderl的一个上升沿信号， 所述第一分频时钟信号 Clk_divl己经跨 越 4个时钟周期，所述脉宽计数器在原计数值的� �础上加 4,作为当前计数值;在所述第一 PWM信号 Encoderl 的两个上升沿信号之间，所述第一分频时钟信 号 Clk_divl的脉冲个数为 4,所述脉宽计数器使用 4个所述 第一分频时钟信号 Clk_divl的时钟周期去采样一个脉冲周期的所述� ��一 PWM信号 Encoderl。 在图 6中， 所述第一 PWM信号 Encoderl的两个上升沿信号对应的虚线所框定的 4个所述第一分频时钟信号 Clk_divl 的脉冲， 作为衡量所述第一 PWM信号 Encoderl的脉宽的标准， 进而测得所述待处理 PWM信号 PWMJN对应 的电机转速。 现有技术条件下使用时钟边沿使能信号的方式 驱动所述脉宽计数器进行计数， 但会存在时钟 不同步的问题， 本发明实施例通过所述上升沿检测电路来驱动 所述脉宽计数器对所述第一 PWM 信号 Encoderl的脉宽计数， 实际是通过边沿检测使能信号驱动所述脉宽计 数器在高频时钟信号下进行计数， 使 得时钟同步， 提高所述第一 PWM信号 Encoderl的脉冲周期采样的精度。

优选地， 2 的所述脉宽计数器的位宽数值次幂大于所述脉 宽计数器的时钟输入端的信号频率与所述 D 触发器的输入端 D的信号频率的比值。所述第一分频时钟信号 Clk_divl的最高输入频率为 80MHz, 在本发 明实施例下所述第一分频时钟信号 Clk_divl设置为 20MHz„ 为了实现所述第一分频时钟信号 Clk_divl同 步采样所述第一 PWM信号 Encoderl的上升沿信号， 所述第一分频时钟信号 Clk_divl与所述第一 PWM信号 Encoderl的比值与所述脉宽计数器的位宽存在幂� ��方关系，当所述第一 PWM信号 Encoderl时钟频率为 32Hz， 则所述第一分频时钟信号 Clk_divl的时钟频率与所述第一 PWM信号 Encoderl的时钟频率的比值为 625000。 因为 2的 20次幂比 6250⑻大， 所以将所述脉宽计数器的位宽设置为 20比特位， 从而满足 2的所述脉宽 计数器的位宽数值次幂大于所述第一分频时钟 信号 Clk_divl的时钟频率与所述第一 PWM信号 Encoderl的 时钟频率的比值； 由于所述高频时钟信号 CLK_US最高时钟频率为 80MHz，是 20MHz的 4倍， 所以当所述高 频时钟信号 CLK_US一分频获得所述第一分频时钟信号 Clk_divl,且所述第一 PWM信号 Encoderl时钟频率 保留为为 32Hz时， 需将所述脉宽计数器的位宽増大 2比特位， 所述位宽数值设置为 22比特位， 这由所述 脉宽计数器内置的相关寄存器进行预留配置， 并在所述高频时钟信号 CLK US输入的前提下加载对应的位 宽数值。 所述上升沿检测电路的 D触发器接收所述第一分频时钟信号 Clk_divl的频率较高， 可以増强上 升沿检测的效率， 虽然不能滤去跳变的杂波， 但所述第一 PWM信号 Encoderl己经过消抖处理， 故杂波影 响不大。

所述脉宽计数器的数据输出端连接所述中值平 均模块的数据输入端， 所述脉宽计数器输出的所述脉冲 个数的信号连接至所述中值平均模块； 所述中值平均模块内部包括一个计数采样寄存 器， 用于实时存储所 述脉宽计数器输出的所述脉冲个数； 所述中值平均模块连接所述脉宽计数器， 所述中值平均模块控制所述 脉冲个数与所述计数采样寄存器存储的第二预 设数量的脉冲个数进行大小比较， 并根据比较结果进行排序， 然后选其中值代表所述脉冲速度信号 speed； 其中， 所述第二预设数量的脉冲个数是所述第一 PWM信号 Encoderl中，己经被采样检测过的所述第二预设� ��量的脉冲周期内对应的所述第一分频时钟信� �� Clk_divl 的脉冲个数。 本实施例下的所述中值平均模块有利于消除信 号噪声对所述脉冲个数的影响， 避免测得的所 述第一 PWM信号 Encoderl的脉宽出现过大或过小的现象， 从而为外部电机系统采集稳定的速度信号。

一种芯片， 该芯片内部集成前述处理电路， 所述处理电路包括所述 PWM采样检测模块和所述 PWM生成 模块；所述 PWM采样检测模块捕获芯片外部输入的待处理 PWM信号 PWM IN， 接收芯片内部的系统时钟生成 器输出的高频时钟信号 CLK_US， 并向芯片外部输出基于待处理 PWM信号的脉冲速度信号 speed。 所述 PWM 生成模块用于接收芯片内部的系统时钟生成器 输出的采样时钟 Clk， 并输出基于采样时钟 Clk的占空比可 控的 PWM输出信号 PWM_0UT, 所述 PWM采样检测模块与所述 PWM生成模块共同连接于所述采样时钟 Clk。 相对于现有技术， 该芯片内部集成前述速度检测器， 所述芯片用于为外部的电机系统提供脉冲采样 速度。 相对于现有技术， 该芯片内部集成前述 PWM生成电路， 在较少软件资源的前提下输出占空比可控的 PWM信 号。

以上所描述的装置实施方式仅仅是示意性的， 其中所述作为分离部件说明的单元可以是或者 也可以不 是物理上分开的， 作为单元显示的部件可以是或者也可以不是物 理单元， 即可以位于一个地方， 或者也可 以分布到多个网络单元上。 可以根据实际的需要选择其中的部分或者全部 模块来实现本实施方式方案的目 的。 本领域普通技术人员在不付出创造性劳动的情 况下， 即可以理解并实施。