CELLULE LOGIQUE RECONFIGURABLE A BASE DE TRANSISTORS MOSFET DOUBLE GRILLE

Arrière-plan de l'invention

La présente invention se rapporte au domaine général des cellules logiques reconfigurables comprenant une pluralité d'entrées et aptes à réaliser un certain nombre de fonctions logiques permettant de traiter les signaux logiques fournis sur leurs entrées.

Plus précisément, l'invention propose des cellules logiques reconfigurables à coûts de production réduit. Le coût de production des circuits intégrés est essentiellement dû au coût de la conception des masques utiles à la lithographie et au coût des équipements automatiques utilisés pour la production des circuits intégrés, notamment les appareils de photolithographie.

Ces coûts de production augmentent régulièrement avec les tendances actuelles à la miniaturisation et à la complexité des architectures. Aussi, des dispositifs de plus en plus sophistiqués sont nécessaires afin de répondre à un certain nombre de problèmes engendrés par la miniaturisation qui engendre des problèmes de courants de fuite et de fiabilité de comportement. Tout cela complexifie considérablement la conception des masques. Les circuits dédiés, par exemple les circuits ASIC (« Application Spécifie

Integrated Circuit » en anglais), qui existent depuis les années 1970, présentent une densité d'intégration très élevée et sont conçus pour une application spécifique. Leur conception est longue et coûteuse et la moindre erreur de conception nécessite une nouvelle refonte du circuit. Afin de garantir une plus grande souplesse, des circuits programmables ont été développés. Ils offrent une bonne tolérance aux fautes et permettent des réutilisations pour différentes applications. En particulier, les masques peuvent être réutilisés dans divers contextes. Différents types d'architecture existent pour de tels circuits, par exemple les circuits FPGA pour « ReId Programmable Gâte Array » en anglais, CPLD pour « Complex Programmable Logic Device » en anglais, ou encore PLA pour « Programmable Logic Array » en anglais. Ils sont apparus dans les années 1980 (EP-A-O 264 334, FAIRCHILD SEMICONDUCTOR [US], 20 avril 1988).

Leur souplesse et leur conception moins complexes que celles des circuits dédiés, comme les ASICs, ont rendu ces circuits populaires dans le milieu industriel. Ils sont souvent connus sous le nom de « fonctions universelles ». De tels circuits programmables utilisent la logique CMOS statique complémentaire. Avec ces circuits, il est possible de connecter entre eux des éléments de base que sont les fonctions logiques de base.

II est ainsi possible de réaliser n'importe quelle fonction logique souhaitée par l'utilisateur mais ces circuits programmables restent néanmoins largement désavantagés en comparaison avec les ASICs en termes de performance et de consommation. En effet, ces derniers sont généralement optimisés pour fonctionner à grande vitesse et/ou à faible consommation ce qui n'est pas le cas pour les circuits programmables qui utilisent des réseaux d'interconnexion pour connecter les différents éléments de base et sont donc handicapés par les capacités parasites apportées par ces interconnexions entre les éléments de base. II existe aujourd'hui d'autres styles logiques pour implémenter des éléments de base et permettre de réaliser des cellules reconfigurables. L/implémentation de telles cellules reconfigurables au lieu de cellules logiques conventionnelles permet d'envisager la réduction des interconnexions et l'accès à une pleine utilisation des ressources pour le calcul. Cela est bénéfique en termes de performance et de consommation mais aussi en termes de coût puisque la surface de silicium et le nombre de couches métalliques nécessaires pour le routage d'interconnexions sont réduits.

Ces approches permettent la réalisation d'un certain nombre de fonctions logiques et utilisent des dispositifs à effet Hall ou encore des dispositifs CNTFET pour « Carbon Nanotube FET » en anglais, ou encore des composants RTD pour

« Résonant Tunneling Diode » en anglais, en combinaison avec un composant HFET pour « Heterostructure FET ».

Cependant, certains de ces procédés de fabrication ne sont pas matures, la technologie CNTFET notamment, et certains sont complexes et donc coûteux, les technologies RTD/HFET et CMOS/Effet Hall notamment.

En effet, les composants utilisant l'effet Hall ne sont pas aisément co- intégrables avec la technologie CMOS, ce qui complique la fabrication et la rend coûteuse.

Les composants RTD ne sont, eux, pas compatibles avec la technologie CMOS, ce qui implique des connections externes et une complexification du circuit final.

Les composants CNTFET sont difficilement exploitables d'un point de vue industriel puisque cette technologie n'est pas encore suffisamment mature pour conduire à une production industrielle. II n'en reste pas moins vrai qu'il existe un grand besoin pour des circuits reconfigurables de conception et d'intégration faciles et peu coûteux qui, grâce à leur possibilité d'être utilisés dans de multiples applications, permettraient de rentabiliser à moyen terme le coût des masques.

Objet et résumé de l'invention

La présente invention a donc pour but principal de palier de tels inconvénients en proposant un nouveau style de cellules logiques reconfigurables basé sur l'utilisation de dispositifs MOSFET à double grille et permettant une conception à granularité fine des circuits basés sur la logique programmable.

L'invention permet également de réduire, par rapport à la logique CMOS statique conventionnelle, le nombre de transistors nécessaires pour implémenter les mêmes fonctions. Elle permet aussi de réduire le réseau d'interconnexions qui constitue un handicap des circuits programmables basés sur la logique CMOS statique conventionnelle.

L'invention permet donc l'accès à un fonctionnement à haute performance répondant aux besoins actuels en réduction de consommation et en vitesse.

La présente invention propose donc une cellule logique reconfigurable comprenant n entrées, n étant supérieur ou égal à 2, et apte à réaliser au moins quatre fonctions logiques permettant de traiter des signaux logiques fournis sur les n entrées, caractérisée en ce qu'elle comprend, entre la masse et la sortie de la cellule, au moins une première branche comportant n transistors MOSFET de type N à double grille en série et n-1 branches en parallèle de la première branche pourvues chacune d'un transistor MOSFET de type N à double grille, chacune des fonctions logiques correspondant à une configuration donnée de la cellule où un ensemble spécifique de signaux de contrôle est appliqué sur les grilles arrière d'au moins une partie des transistors, chaque signal de contrôle étant apte à mettre le transistor dans un mode de fonctionnement particulier, les n entrées étant connectées chacune sur la grille avant d'un des n transistors de la première branche, n-1 entrées étant aussi appliquées sur la grille avant d'un des n-1 transistors des n-1 branches en parallèle de la première branche.

Sur une telle cellule, la sortie de la cellule correspond donc au point commun aux branches de la cellule le plus éloigné de la masse. Avec une telle cellule logique reconfigurable, l'utilisation de la polarisation des grilles arrière des transistors permet d'ajuster la tension de seuil de ces transistors de façon à les rendre compatibles avec la fonction désirée.

Chaque fonction logique est donc rendue disponible dans une configuration qui dépend de la polarisation des grilles arrière de certains transistors de la cellule. Le style logique proposé dans l'invention offre une possibilité de rupture avec le style logique habituellement utilisé pour ce genre d'application et ce, en utilisant uniquement des dispositifs MOSFET double grille. Il est possible de reproduire la fonctionnalité requise de l'interrupteur en utilisant une structure de circuit à base de

transistors MOS à grille unique (US-A-5,777,491, HWANG WEI [US], 7 juillet 1998), mais cela implique l'utilisation de six transistors et des interconnexions les reliant ce qui augmente significativement la consommation, la surface et donc le prix de revient. Le concept de reconfigurabilité utilisé dans l'invention permet un gain en termes de surface. Il permet en effet de réduire le nombre de cellules logiques nécessaires pour implémenter le même nombre de fonctions logiques en comparaison avec l'implérnentation de ces fonctions avec une logique CMOS conventionnelle. De plus, il permet de réduire le réseau d'interconnexions. Cela réduit également les capacités dues au routage dans le réseau d'interconnexions.

La consommation dynamique est donc réduite de façon conséquente et la vitesse est améliorée. On réalise ainsi un compromis entre les performances en termes de vitesse et de consommation et la souplesse d'utilisation.

Selon un premier mode de réalisation de l'invention, n est égal à 2, une première entrée étant connectée aux grilles reliée d'un premier transistor de la première branche, une seconde entrée étant connectée à la grille avant du second transistor de la première branche dont les grilles sont séparées et à la grille avant du transistor de la seconde branche dont les grilles sont également séparées, des signaux de contrôle appliqués sur les grilles arrière du second transistor de la première branche et du transistor de la seconde branche permettant de rendre la cellule reconfigurable apte à réaliser quatre fonctions.

Selon un second mode de réalisation de l'invention, n est égal à 3, tous les transistors étant à grilles séparées, une première entrée étant connectée à la grille avant d'un premier transistor de la première branche, une deuxième entrée étant connectée à la grille avant d'un deuxième transistor de la première branche et à la grille avant du transistor de la deuxième branche, une troisième entrée étant connectée à la grille avant du troisième transistor de la première branche et à la grille avant du transistor de la troisième branche, cinq signaux de contrôle appliqués sur les grilles arrière des cinq transistors permettant de rendre la cellule reconfigurable apte à réaliser onze fonctions.

Selon une caractéristique particulière de l'invention, les signaux de contrôle présentent une tension choisie parmi -Vdd, 0, +Vdd, Vdd étant la tension d'alimentation de la cellule.

Cette caractéristique permet de positionner chaque transistor dans son diagramme de fonctionnement en autorisant une conduction permanente ou une conduction contrôlable avec la tension appliquée sur la grille avant ou encore en bloquant totalement la conduction quelle que soit la polarisation de la grille avant.

Dans un premier type dlmplémentation de l'invention, la cellule reconfigurable est implémentée en logique dynamique, les branches de la cellule étant mises en série, entre la masse et une borne d'alimentation, entre un transistor de précharge de type P (Mp) et un transistor d'évaluation de type N (Mn) , dont les grilles sont commandées par un signal d'horloge et en ce que les transistors des n-1 branches en parallèle de la première branche sont asymétriques. La logique dynamique a déjà été utilisée avec succès pour réaliser des fonctions logiques fixes. En couplant ce style logique avec la technique de la logique différentielle (US 2004/041588A1, CHOE SWEE YEW [US], 4 mars 2004), il est possible de réduire la consommation et la surface. Cependant, les circuits obtenus par cette méthode ne sont pas reconfigurables.

On entend par « transistor double grille MOSFET symétrique » un transistor MOSFET double grille dans lequel les épaisseurs d'oxyde de grille pour les grilles avant et arrière ou, plus généralement, pour lequel les fonctions de travail sont symétriques et par « transistor double grille MOSFET asymétrique » un transistor MOSFET double grille dans lequel les épaisseurs d'oxyde de grille sont différentes pour les grilles avant et arrière, ou, plus généralement, pour lequel les fonctions de travail sont asymétriques, cela pouvant être obtenu en utilisant deux matériaux différents pour les grilles avant et arrière. Avantageusement, dans une telle cellule réalisée en logique dynamique, tous les transistors sont asymétriques.

Une telle caractéristique permet une fabrication aisée de la cellule reconfigurable, selon l'invention, puisqu'elle autorise l'utilisation d'un ensemble de transistors, tous fabriqués avec les mêmes caractéristiques. Selon un autre type d'implémentation, la cellule reconfigurable est implémentée en logique statique, les branches de la cellule étant mise en série entre la masse et une borne d'alimentation avec un réseau complémentaire de transistors placé entre le point commun aux branches de la cellule le plus éloigné de la masse constituant la sortie de la cellule et la borne d'alimentation. Plus particulièrement, selon ce type dlmplémentation, n étant égal à 2, le réseau complémentaire comprend, entre la borne d'alimentation et la sortie de la cellule, un transistor MOSFET de type P des transistors des branches de la cellule en série avec deux transistors MOSFET de type P mis en parallèle entre eux et connectés tous deux à la sortie de la cellule, la première entrée étant connectée aux grilles reliées d'un premier transistor de type P mis en parallèle, la seconde entrée étant connectée à la grille avant du second transistor de type P mis en parallèle dont les grilles sont séparées et à la grille avant du transistor de type P mis en série dont les grilles sont également séparées, deux signaux de contrôle appliqués sur les

grilles arrière du second transistor de type P mis en parallèle et du transistor de type P mis en série permettant de rendre la cellule reconfigurable apte à réaliser quatre fonctions.

Selon une caractéristique avantageuse, pour ce type dimplémentation, les transistors étant tous symétriques, le rapport W/L du transistor de type P à grille séparée mis en parallèle est ajusté pour permettre le blocage de ce transistor lorsqu'une tension Vdd est appliquée sur sa grille arrière.

Selon une autre caractéristique avantageuse de l'invention, le transistor de type P à grille séparée mis en parallèle est asymétrique. Avantageusement, tous les transistors sont asymétriques.

Concernant les modes de réalisation dans lesquels un ou des transistors asymétriques sont utilisés, préférentiellement, l'asymétrie des transistors est telle qu'elle permet l'augmentation de la tension de seuil de la grille avant, contrôlée par le signal logique d'entrée, par rapport à celle de la grille arrière, contrôlée par le signal de contrôle de la fonction logique de la cellule.

Avantageusement, l'asymétrie d'un (des) transistor(s) est choisie de manière à assurer un compromis entre la stabilité des modes de fonctionnement du(des) transistor(s) et les fonctions réalisées par la cellule avec des tensions de polarisation en dessous de la limite de claquage de grille du(des) transistor(s). Pratiquement, l'asymétrie des transistors peut être réalisée avec des grilles asymétriques présentant des épaisseurs d'oxyde de grille différentes ou encore les grilles asymétriques sont telles qu'elles ont des fonctions de travail asymétriques.

De telles fonctions de travail asymétriques peuvent, par exemple, être réalisées en utilisant des matériaux distincts pour fabriquer les deux grilles des transistors concernés.

Brève description des dessins

D'autres caractéristiques et avantages de la présente invention ressortiront de la description faite ci-dessous, en référence aux dessins annexés qui en illustrent un exemple de réalisation dépourvu de tout caractère limitatif. Sur les figures :

- la figure 1 représente un premier exemple de réalisation d'une cellule reconfigurable réalisée en logique dynamique selon l'invention ;

- la figure 2 est un chronogramme des fonctions NAND et NOR obtenues avec une cellule reconfigurable selon la figure 1 ; - la figure 3 est un chronogramme des fonctions NON-A et NON-B obtenues avec une cellule reconfigurable selon la figure 1 ;

- la figure 4 représente un second exemple de réalisation d'une cellule reconfigurable réalisée en logique dynamique selon l'invention ;

- la figure 5 représente une généralisation de la réalisation d'une cellule reconfigurable réalisée en logique dynamique selon l'invention ;

- la figure 6 représente une réalisation d'une cellule reconfigurable réalisée en logique statique de l'invention ; - la figure 7 est un chronogramme des fonctions NAND, NOR, NON-A et

NON-B obtenu avec une cellule reconfigurable en logique statique selon la f gure 6 ;

- la figure 8 représente une généralisation de la réalisation d'une cellule reconfigurable réalisée en logique statique selon l'invention.

Description détaillée d'un mode de réalisation

La figure 1 représente schématiquement une cellule reconfigurable dynamique à quatre fonctions logiques manipulant deux entrées A et B sur lesquelles sont fournis des signaux binaires susceptibles de prendre une valeur nulle « O » et une valeur non nulle « 1 ». Le résultat de la fonction logique effectuée par la cellule reconfigurable est fourni sur une sortie F qui est la sortie de la cellule.

La cellule est réalisée selon une logique dynamique à partir d'un ensemble de dispositif MOSFET à double grille.

Dans l'exemple de réalisation de la figure 1, la cellule reconfigurable comprend cinq transistors MOSFEET à double grille, notés Ml à M3, Mn et Mp.

Les transistors Ml, Mn et Mp sont des dispositifs MOSFET double grille, symétriques, pour lesquelles les grilles avant et arrière sont connectées entre elles.

Puisque ces transistors sont symétriques, leurs épaisseurs d'oxyde de grille et leurs fonctions de travail des grilles avant et arrière de ces transistors sont donc alors identiques.

Le transistor M2 est un dispositif double grille MOSFET symétrique à grille séparée. Le transistor M3 est un dispositif double grille MOSFET asymétrique présentant également des grilles séparées.

L'asymétrie du transistor M3 peut être réalisée en utilisant des épaisseurs différentes pour les oxydes de grille avant et arrière ou en donnant des fonctions de travail asymétriques aux deux grilles de ce transistor. De telles fonctions de travail distinctes peuvent être par exemple réalisées en utilisant deux matériaux différents pour les grilles avant et arrière.

Selon l'invention, les transistors Ml et M2 sont connectés en série sur une première branche de la cellule reconfigurable et le transistor M3 est placé sur une seconde branche mise en parallèle avec la première branche.

Les deux branches parallèles sont connectées en série avec les deux transistors Mn et Mp contrôlés avec un signal d'horloge CLK selon les principes

utilisés en logique dynamique. Le transistor de précharge Mp est ainsi un transistor de type P alors que le transistor d'évaluation Mn est un transistor de type N.

La sortie de la cellule F correspond au point commun des deux branches connecté au transistor M5 et donc au point commun le plus éloigné de la masse.

Selon l'invention, l'entrée A de la cellule reconfigurable est connectée aux deux grilles du transistor Ml. L'entrée B de la cellule reconfigurable est connectée aux grilles avant des transistors M2 et M3.

Deux signaux de contrôle Cl et C2, pouvant prendre les valeurs de tension Vdd, 0 et -Vdd, Vdd étant la tension d'alimentation, sont appliqués respectivement sur la grille arrière du transistor M2 et sur la grille arrière du transistor M3.

Ces signaux Cl et C2 permettent de modifier le mode de fonctionnement des transistors M2 et M3 et ainsi de modifier la fonction logique réalisée par la cellule reconfigurable.

Le tableau 1 ci-après résume l'ensemble des fonctions logiques pouvant être réalisées par la cellule reconfigurable de la figure 1 en modifiant les signaux de contrôle Cl et C2 appliqués sur les grilles arrière des transistors M2 et M3.

Tableau 1

Les tables de vérité des fonctions logiques NAND, NOR, NON-A et NON-B sont données dans le tableau 2.

Tableau 2

Les figures 2 et 3 sont des chronogrammes montrant le fonctionnement de la cellule reconfigurable de la figure 1 fonctionnant avec un Vdd égal à 0,6 volts et réalisé à partir uniquement de transistors asymétriques.

Sur ces chronogrammes, sont représentées en fonction du temps, les valeurs prises par les entrées A et B, par le signal d'horloge CLK, par les signaux de contrôle Cl et C2 ainsi que par la sortie F.

Les tensions des signaux sont donnés en volt et les transistors sont tous asymétriques et présentant des épaisseurs d'oxyde de grille avant et arrière, respectivement de 3,5 nanomètres et 1,2 nanomètres.

Les transistors Ml à M3 et Mn du réseau NMOS présentent tous la même taille, soit un W/L égal à 1,6 μm/0,4 μm dans l'exemple de réalisation de la figure 1. Le transistor de type P de précharge Mp présente, quant à lui, un W/L égal à 1 μm/0,4 μm.

Lidentité de taille des transistors NMOS permet une fabrication simple de la cellule reconfigurable, à partir d'un ensemble de transistors asymétriques fabriqués en même temps. Dans ce cas, l'entrée B appliquée sur le transistor M3 de la deuxième branche de la cellule reconfïgurable est connectée à la grille ayant l'oxyde de grille le plus épais.

Dans la première partie du chronogramme, le signal Cl est égal à 0 volts alors que le signal Cl est égal à -Vdd=-0,6 volts. La cellule reconfïgurable réalise alors la fonction logique NAND.

Dans cette configuration, la tension nulle appliquée grâce au signal Cl, confère au transistor M2 un mode de fonctionnement « normal ». Cela signifie que le transistor M2 est conducteur lorsqu'un niveau logique 1 est appliqué sur la grille avant et bloqué lorsqu'un niveau logique zéro est appliqué sur cette même grille avant.

L'application d'un signal C2 égal à -Vdd permet de bloquer complètement le transistor M3 et ce, indépendamment de la tension appliquée sur la grille avant.

Un tel blocage complet du transistor M3 n'est possible que si ce transistor est asymétrique. En effet, l'asymétrie est telle que la tension de seuil de la grille avant est augmentée de manière à ce que lorsqu'un signal de contrôle Cl égal à -Vdd est appliqué, quel que soit le signal appliqué sur cette grille avant, le transistor M3 ne devienne pas conducteur dans cette configuration permettant de réaliser la fonction NAND. Néanmoins, la tension de seuil de la grille avant doit rester suffisamment basse pour permettre un mode de fonctionnement normal du transistor M3 lorsque le signal C2 est nul.

Cela est notamment le cas dans la configuration permettant de réaliser la fonction NOR où le signal Cl présente une tension Vdd et où le signal C2 présente une tension nulle.

Un tel signal Cl permet de réduire, de manière significative, la tension de seuil du transistor M2 et de le rendre conducteur quel que soit l'état logique du signal appliqué sur sa grille avant.

Le signal C2 de tension nulle assure une conduction « normale » du transistor M3, c'est-à-dire que M3 est conducteur lorsqu'un niveau logique 1 est appliqué sur la grille avant et bloqué lorsqu'un niveau logique 0 est appliqué sur la grille avant du transistor M3. Les figures 2 et 3 présentent des chronogrammes obtenus avec la cellule reconfigurable de la figure 1.

Le transistor M3 est toujours bloqué lorsqu'une tension -Vdd est appliquée sur la grille arrière. Dans le cas d'un transistor M3 symétrique, il ne serait pas complètement bloqué. L'augmentation de l'épaisseur d'oxyde de grille avant ou encore l'utilisation d'une fonction de travail plus élevée pour la grille avant permet d'augmenter la tension de seuil de la grille avant dans le transistor M3 asymétrique. En diminuant le contrôle sur cette grille, on assure le blocage complet du transistor M3, y compris lorsque l'entrée B a un état logique 1. Les chronogrammes présentés sur les figures 2 et 3 ont été obtenus avec une différence d'épaisseur d'oxyde de grille arrière/avant allant approximativement du simple au triple, soit 1,2 nanomètres pour la grille arrière et 3,5 nanomètres pour la grille avant.

L'importance de l'asymétrie entre les deux grilles dépend de la tension d'alimentation Vdd. En général, on observe que l'on peut abaisser le rapport épaisseur d'oxyde de grille arrière sur épaisseur d'oxyde de grille avant jusqu'à 0,5. Cela signifie que, par exemple, sous une tension d'alimentation Vdd égale à 0,6 volts, avec une grille arrière de 1,2 nanomètres d'épaisseur, on peut abaisser l'épaisseur de grille avant jusqu'à environ 2,4 nanomètres. Cela permet en outre de gagner légèrement en performance puisque la diminution de l'épaisseur de l'oxyde de grille avant permet d'obtenir une tension de seuil plus faible.

La figure 4 représente un deuxième exemple de réalisation d'une cellule reconfigurable selon l'invention. Cette cellule reconfigurable à trois entrées est apte à implémenter onze fonctions logiques et utilise sept transistors double grille MOSFET.

Plus précisément, outre les transistors Mn et Mp permettant de gérer le signal d'horloge selon les principes de la logique dynamique, trois transistors Ml, M2 et M3 sont mis en série sur une première branche et deux branches parallèles à la première branche comprennent chacune un transistor, respectivement M4 et M5. Les transistors Ml à M5 reçoivent chacun sur leur grille avant une entrée parmi les trois entrées A, B, C de la cellule reconfigurable.

Chacun de ces transistors est par ailleurs connecté par sa grille arrière à un signal de contrôle. Ainsi, cinq signaux de contrôle Cl à C5 sont nécessaires pour contrôler les modes de fonctionnement des transistors Ml à M5.

Le tableau 3 représente la table de vérité de la cellule reconfigurable à onze fonctions représentées sur la figure 4.

Tableau 3

La figure 5 représente une généralisation du principe de l'invention permettant de réaliser une cellule reconfigurable à n entrées El à En.

La cellule reconfigurable de la figure 5 comprend une première branche portant n transistors MOSFET double grille à grille indépendante Ml à Mn.

Les grilles avant de ces n transistors Ml à Mn sont contrôlées par les n entrées logiques du réseau El à En et les grilles arrières de ces n transistors sont contrôlées par des signaux de contrôle Cl à Cn.

La cellule reconfigurable comprend en outre n-1 branches parallèles à la première branche et comprenant chacune un transistor double grille MOSFET asymétrique Mn+ 1 à M2n-1, par exemple présentant une épaisseur d'oxyde de grille avant supérieure à l'épaisseur de l'oxyde de grille arrière.

Les grilles avant de ces transistors sont chacune connectées à une de n-1 entrées E2 à En.

2n-l signaux de contrôle Cl à C2n-1 des grilles arrière de tous ces transistors sont nécessaires pour commander les configurations de la cellule reconfigurable.

On constate que les cellules reconfigurables réalisées en logique dynamique présentées sur les figures précédentes sont particulièrement compactes. En effet, la

structure dynamique ne nécessite pas de réseaux complémentaires de type P et permet donc de garder une grande compacité.

L'absence du réseau complémentaire permet également de réduire les capacités parasites et autorise une plus grande vitesse en comparaison avec la structure statique complémentaire.

Néanmoins, les logiques statiques présentent en général une meilleure immunité au bruit que les logiques dynamiques et sont par conséquent, particulièrement intéressantes pour les applications où la température peut varier de façon significative. La logique statique CMOS (SCMOS) nécessite, en plus du réseau NMOS présenté sur les figures précédentes, un réseau de type P complémentaire.

Malgré l'encombrement généré par un tel réseau complémentaire PMOS en termes de surface et de capacité parasite, dans le cas d'implémentation de fonctions logiques avec un nombre important d'entrées, la logique statique peut être intéressante dans les applications militaires ou encore dans les applications utilisées dans les puits de pétrole.

La figure 6 présente une cellule statique reconfigurable à quatre fonctions logiques. Elle est réalisée à partir de six transistors.

Dans cette cellule reconfigurable, on retrouve les deux branches utilisées en logique dynamique avec la sortie F pratiquée sur le point commun aux deux branches le plus éloigné de la masse. La première branche porte deux transistors

Ql et Q2 symétriques ou asymétriques en série, la seconde, un transistor Q3, préférentiellement asymétrique.

Un réseau complémentaire de transistors PMOS Q4, Q5 et Q6 est implémenté entre la sortie F et la borne d'alimentation Vdd. Dans ce réseau, lorsqu'une branche NMOS correspondante est bloquée, la (ou les) branche(s) PMOS complémentaires est(sont) conductrice(s).

Les transistors Q4 et Q5 sont connectés en parallèle l'un de l'autre et mis en série avec le transistor Q6 connecté à la borne d'alimentation. La sortie F est donc située au point commun aux deux réseaux de transistors.

Le transistor Q5 est un transistor MOSFETT double grille symétrique ou asymétrique de type P où les grilles sont connectées entre elles.

Les transistors Q4 et Q6 sont des transistors MOSFET double grille asymétrique PMOS à grilles séparées, contrôlés par deux signaux de contrôle C3 et C4 sur leur grille arrière.

L'entrée A est connectée aux grilles reliées du transistor Q5.

L'entrée B est connectée aux grilles avant des transistors Q4 et Q6.

La cellule reconfigurable, représentée sur la figure 6, peut être réalisée à partir uniquement de transistors symétriques ou uniquement de transistors asymétriques.

Dans l'exemple proposé sur la figure 6, les dimensions des transistors sont de W/L=l,6 μm/0 _f 4 μm pour les transistors Ql, Q2 et Q3, de W/L=3,2 μm/0,4 um pour les transistors Q5 et Q6 et de W/L=0,8 μm/0,5 μm pour le transistor Q4.

Sauf si la cellule fonctionne sous une tension d'alimentation Vdd supérieure à 0,6 volts, l'utilisation de transistors symétriques pour toute la cellule reconfigurable statique permet un fonctionnement correct. II est en effet nécessaire que le rapport de la tension d'alimentation Vdd sur la tension de seuil Vs des transistors Q3 et Q4 soit suffisamment faible et cela est le cas lorsque Vdd est égal à 0,6 volt et la tension de seuil du dispositif symétrique est égale à environ 0,4 volt. Cette faiblesse du rapport Vdd/Vs permet, à elle seule, d'assurer le blocage du transistor Q3 avec uniquement l'application de la tension - Vdd sur la grille arrière.

En ce qui concerne le transistor Q4, l'utilisation d'un rapport W/L faible et d'un rapport Vdd/Vs relativement faible suffisent, avec un contrôle adéquat sur la grille arrière, pour assurer un blocage et donc une fonctionnalité correcte de la cellule. Néanmoins, dans le cas où l'on s'intéresse à des cellules reconfigurables statiques plus orientées, haute vitesse que basse consommation, il est alors utile de choisir une tension d'alimentation proche de la tension maximale spécifiée par le fabricant de transistors. La tension d'alimentation peut alors, par exemple, être égale à 1,2 volts. Dans un tel cas, et dès lors que la tension d'alimentation est supérieure à 0,6 volts, l'utilisation de transistors double grille MOSFET asymétrique pour les transistors Q3 et Q4 est nécessaire pour permettre le blocage dans les configurations qui le nécessite quelle que soit la tension fournie sur leur grille avant. Dans un tel cas, comme pour la cellule implémentée en logique dynamique, l'ensemble de la cellule peut aussi être réalisé à l'aide uniquement de transistors asymétriques.

L'ajustement des rapports Epaisseur d'oxyde de grille avant/Epaisseur d'oxyde de grille arrière des transistors asymétriques est avantageusement choisi de manière à respecter cette condition de blocage tout en maintenant des tensions Vgs et Vgd des transistors concernés inférieures à 1,2 volts pour éviter tout risque de claquage des oxydes de grille.

Le tableau 4 représente la table de vérité de la cellule reconfigurable statique de la f gure 6 permettant de réaliser quatre fonctions logiques, chacune des

fonctions disponibles correspondant à une configuration donnée dépendante de l'état des signaux de contrôle Cl à C4.

Tableau 4

Les quatre fonctions logiques implémentées sont identiques à celles présentées pour la cellule reconfigurable de la figure 1.

Le fonctionnement de la cellule reconfigurable de la figure 6 permet donc de réaliser quatre fonctions logiques : NON-A, NON-B, NAND et NOR.

Dans la configuration NON-A, le signal Cl présente une tension égale à Vdd, de manière à rendre le transistor Q2 conducteur quelle que soit la tension appliquée sur la grille avant de Q2, donc quel que soit l'état logique du signal B. Le signal C2 a une tension égale à -Vdd de manière à bloquer le transistor Q3, quelle que soit la tension appliquée sur la grille avant, c'est-à-dire quel que soit l'état logique du signal B. Comme le transistor Q3 est asymétrique, il est donc ainsi complètement bloqué. Le signal C3 présente une tension égale à Vdd pour bloquer le transistor

PMOS Q4 en permanence. En réalité le blocage du transistor Q4 dépend de la polarisation du transistor Q4 lui-même et de la polarisation du ou des transistors en série sur la même branche. Au besoin, le transistor Q4 est choisi asymétrique. Un tel dispositif Q4 présente alors par exemple une épaisseur d'oxyde de grille avant plus élevée que l'épaisseur d'oxyde de grille arrière.

Le signal C4 présente une tension égale à -Vdd afin d'assurer que le transistor Q6 est conducteur indépendamment de l'état logique de l'entrée B qui est appliquée sur sa grille avant.

La figure 7 représente un chronogramme de la cellule reconfigurable statique à quatre fonctions de la figure 6 pour chacune des quatre fonctions réalisées par cette cellule. La réalisation de ces fonctions nécessitent de pouvoir mettre les transistors en capacité de conduire le courant ou de le bloquer quel que soit l'état logique sur la grille avant à l'aide d'une tension appliquée sur la grille arrière.

Pour la configuration NON-B, le signal de contrôle Cl présente une tension - Vdd pour bloquer la branche où se trouve le transistor Ql de type NMOS, contrôlé par l'entrée A. Le signal de contrôle C2 est pris égal à O volt afin d'assurer une conduction normale du transistor Q3.

Pour assurer la conduction du transistor Q4 quel que soit l'état logique de l'entrée B, le signal de contrôle C3 est pris égal à -Vdd afin de réduire, de manière significative, ia tension de seuil du transistor Q4 et de réduire sa résistance R _0N . Le transistor Q4 est alors conducteur quel que soit l'état logique de l'entrée B. Enfin, le signal de contrôle C4 est pris égal à Vdd pour assurer une conduction normale du transistor Q6, c'est-à-dire que ce transistor est conducteur lorsqu'un état logique 0 est fourni sur sa grille avant et bloqué lorsqu'un état logique 1 est fourni sur sa grille avant.

Pour réaliser la fonction NAND, le signal de contrôle Cl présente une tension égale à 0 volt pour assurer une conduction normale du transistor Q2, le signal C2 présente une tension égale à -Vdd de manière à bloquer le transistor Q3 au besoin en combinaison avec une structure asymétrique de ce transistor. Le signal de contrôle C3 présente une tension égale à Vdd afin d'assurer une conduction normale du transistor Q4 et le signal de contrôle C4 présente une tension égale à -Vdd de manière à rendre conducteur le transistor Q6 quelle que soit la tension appliquée sur sa grille avant et donc quel que soit l'état logique de l'entrée B.

Enfin, afin de réaliser la fonction NOR, le signal de contrôle Cl présente une tension égale à Vdd afin d'assurer la conduction du transistor Q2, quelque soit la tension appliquée sur la grille avant de ce transistor. Le signal de contrôle C2 est pris de tension nulle afin d'assurer au transistor Q3 un comportement normal, fonction des états logiques pris par l'entrée B. Le signal de contrôle C3 est pris de tension égale à Vdd assurant un blocage permanent du transistor Q4 au besoin en combinaison avec un ajustement de ses dimensions et un caractère asymétrique de ce transistor. Par exemple, l'épaisseur de l'oxyde de grille contrôlée par l'entrée B peut être augmentée. On augmente ainsi la tension de seuil du transistor Q4 et le fonctionnement en régime de blocage est obtenu.

Le signal de contrôle C4 est enfin pris de tension égale à Vdd afin d'assurer une conduction normale du transistor Q6.

La figure 8 représente une généralisation du principe de l'invention permettant de réaliser une cellule statique reconfigurable à n entrées El à En.

La cellule reconfigurable de la figure 8 comprend une première branche portant n transistors MOSFEiT MlA à MnA en série.

Le transistor MlA est un transistor MOSFET double grille, symétrique et dont les grilles avant et arrière sont connectées entre elles, tandis que les n-1 transistors M2A à MnA sont des transistors MOSFET double grille, symétriques et à grilles séparées.

Les deux grilles du transistor MlA sont contrôlées par l'entrée logique du réseau El. Les grilles avant des n-1 transistors M2A à MnA sont contrôlées par les

n-1 entrées logiques du réseau E2 à En, tandis que les grilles arrière de ces n-1 transistors sont contrôlées par des signaux de contrôle C2A à CnA.

La cellule reconfigurable comprend en outre n-1 branches parallèles à la première branche et comprenant chacune un transistor MOSFETT M2B à MnB. Les n-1 transistors M2B à MnB sont des transistors MOSFETT double grille, préférentiellement asymétriques, à grilles séparées.

Les grilles avant des n-1 transistors M2B à MnB sont contrôlées par les n-1 entrées logiques du réseau E2 à En, tandis que les grilles arrière de ces n-1 transistors sont contrôlées par des signaux de contrôle C2B à CnB. La sortie F est pratiquée sur le point commun aux n branches le plus éloigné de la masse.

Un réseau complémentaire de transistors PMOS est implémenté entre la sortie F et la borne d'alimentation Vdd. Dans ce réseau, lorsqu'une branche NMOS correspondante est bloquée, la (ou les) branche(s) PMOS complémentaire(s) est (sont) conductrice(s).

Ce réseau complémentaire comprend n transistors MlC à MnC connectés en parallèle les uns des autres et mis en série avec n-1 transistors M2D à MnD, MnD étant connecté à la borne d'alimentation.

La sortie F est donc située au point commun des deux réseaux de transistors.

Le transistor MlC est un transistor MOSFET double grille, symétrique ou asymétrique, de type P dont les grilles sont connectées entre elles, tandis que les n- 1 transistors M2C à MnC sont des transistors MOSFET double grille PMOS, asymétriques et à grilles séparées. Les deux grilles du transistor MlC sont contrôlées par l'entrée logique du réseau El. Les grilles avant des n-1 transistors M2C à MnC sont contrôlées par les n-1 entrées logiques du réseau E2 à En, tandis que les grilles arrière de ces n-1 transistors sont contrôlées par des signaux de contrôle C2C à CnC.

Les transistors M2D à MnD sont des transistors MOSFET double grille PMOS, symétriques et à grilles séparées. Les grilles avant des n-1 transistors M2D à MnD sont contrôlées par les n-1 entrées logiques du réseau E2 à En, tandis que les grilles arrière de ces n-1 transistors sont contrôlées par des signaux de contrôle C2D à

CnD.

Il est à noter que la cellule reconfigurable représentée sur la figure 8 peut être réalisée uniquement à partir de transistors symétriques ou uniquement à partir de transistors asymétriques.

4(n-l) signaux de contrôles (C2A à CnA, C2B à CnB, C2C à CnC et C2D à CnD) des grilles arrière de tous ces transistors sont nécessaires pour commander les configurations de la cellule reconfigurable.

On remarque enfin que diverses mises en œuvre peuvent être réalisées selon les principes de l'invention définis dans les revendications qui suivent.