TAKAHASHI KENSUKE (JP)
| WO2006009218A1 | 2006-01-26 |
| JP2001308286A | 2001-11-02 | |||
| JP2006179926A | 2006-07-06 |
| 互いに離間して配置された第1の電極と第2の電極と、 遷移金属酸化物を主成分として含み、少なくとも一の面と前記一の面と反対側の他の面で、前記第1の電極と前記第2の電極の対向面にそれぞれ接している抵抗変化材料と、 前記抵抗変化材料の前記第1、第2の電極が配置される箇所と別の箇所で前記抵抗変化材料に接して配置された絶縁膜と、 前記絶縁膜の前記抵抗変化材料に接する側とは反対側に配置されたリセット電極と、 を有する、ことを特徴とする抵抗変化素子。 |
| 前記第1の電極が半導体又は絶縁体基板上に形成された下部電極よりなり、 前記抵抗変化材料が前記下部電極の上に形成され、 前記第2の電極が前記抵抗変化材料の上に形成されている、ことを特徴とする請求項1に記載の抵抗変化素子。 |
| 前記抵抗変化材料の前記他の面上において、前記第2の電極が配置される箇所とは別の箇所に前記絶縁膜が配置され、前記絶縁膜の上に前記リセット電極が配置されている、ことを特徴とする請求項1又は2に記載の抵抗変化素子。 |
| 前記抵抗変化材料の側面の少なくとも1部の領域に前記絶縁膜が配置されている、ことを特徴とする請求項1又は2に記載の抵抗変化素子。 |
| 前記第2の電極が、前記抵抗変化材料と前記第1の電極が接している面に対して並行な面内と垂直な面内の両方で前記抵抗変化材料と接しており、 前記抵抗変化材料と前記第1の電極の接合面に対して垂直な面内で、前記抵抗変化材料と前記絶縁膜とが接し、さらに、前記絶縁膜の前記抵抗変化材料と接する側とは反対側の面に前記リセット電極が接している、ことを特徴とする請求項1又は2に記載の抵抗変化素子。 |
| 前記抵抗変化材料は前記一の面と反対側に凹部を備え、前記凹部の底部で前記第2の電極の底部に接し、前記凹部内壁が前記第2の電極の側面の少なくとも1部と接し、前記抵抗変化材料の側面の少なくとも1部に前記絶縁膜を備え、前記絶縁膜の前記抵抗変化材料に接する側とは反対側に前記リセット電極を備えている、ことを特徴とする請求項1又は2に記載の抵抗変化素子。 |
| 前記遷移金属酸化物がNi、Ti、Zr、Fe、V、Mn、Coからなる群のうちから選ばれる少なくとも1つの金属の酸化物を含む、ことを特徴とする請求項1乃至6のいずれか1項に記載の抵抗変化素子。 |
| 前記遷移金属酸化物がNiの酸化物を含む、ことを特徴とする請求項1乃至6のいずれか1項に記載の抵抗変化素子。 |
| 前記Niの酸化物の組成がNi X O 1-X (0<X<1)で表されるとき、0.42<X<0.49の範囲である、ことを特徴とする請求項8に記載の抵抗変化素子。 |
| 前記Niの酸化物の原子密度が5.0~6.3g/cm 3 の範囲である、ことを特徴とする請求項8又は9に記載の抵抗変化素子。 |
| 請求項1乃至10のいずれか1項に記載の抵抗変化素子を不揮発性の記憶素子として含む不揮発性半導体記憶装置。 |
| 第1の電極の上に、遷移金属酸化物を主成分とする抵抗変化材料を形成し、さらに前記抵抗変化材料の上に第2の電極を形成し、 前記抵抗変化材料の前記第1、第2の電極が配置される箇所と別の箇所に一側を接して絶縁膜を形成し、 前記絶縁膜の前記抵抗変化材料に接する側と反対側にリセット電極を形成する、ことを特徴とする抵抗変化素子の製造方法。 |
| 前記抵抗変化材料の前記第1の電極と接する面と反対側の面に、前記第1の電極よりも小面積の前記第2の電極を形成し、前記抵抗変化材料の前記反対側の面において、前記第2の電極が形成されていない箇所の上に、前記絶縁膜を介して、前記リセット電極を形成する、ことを特徴とする請求項12に記載の抵抗変化素子の製造方法。 |
| 前記抵抗変化材料の側面の少なくとも1部の領域に前記絶縁膜を形成する、ことを特徴とする請求項12に記載の抵抗変化素子の製造方法。 |
| 前記第2の電極を、前記抵抗変化材料と前記第1の電極が接している面に対して並行な面内と垂直な面内の両方で前記抵抗変化材料と接するように形成し、 前記絶縁膜を、前記抵抗変化材料と前記第1の電極の接合面に対して垂直な面内で、前記抵抗変化材料と接するように形成し、 前記リセット電極を、前記絶縁膜の前記抵抗変化材料と接する側とは反対側の面に接するように形成する、ことを特徴とする請求項12に記載の抵抗変化素子の製造方法。 |
| (a)基板上に、第1の電極材料、遷移金属酸化物を主成分とする抵抗変化材料、及び、第2の電極材料をこの順に堆積したのち、前記第1の電極材料、前記抵抗変化材料、及び、前記第2の電極材料を所定の形状に加工し、 (b)前記第2の電極材料の一部を除去し、前記抵抗変化材料の表面が露出された上に絶縁膜を堆積し、さらにその上に、リセット電極材料を堆積し、 (c)前記リセット電極材料を加工し、前記絶縁膜の上の前記第2の電極材料の一部が除去された箇所に対応する領域の少なくとも1部にリセット電極を形成する、 上記各工程を含む、ことを特徴とする抵抗変化素子の製造方法。 |
| (a)基板上に、第1の電極材料、遷移金属酸化物を主成分とする抵抗変化材料、及び、第2の電極材料をこの順に堆積したのち、前記第1の電極材料、前記抵抗変化材料、及び、前記第2の電極材料を所定の形状に加工し、 (b)前記第1の電極材料の側面、前記抵抗変化材料の側面、及び、前記第2の電極材料の側面と前記第2の電極材料の表面を少なくとも覆うように絶縁膜を堆積し、さらにその上にリセット電極材料を堆積し、 (c)前記第2の電極材料の上の前記リセット電極材料と前記絶縁膜を除去して開口を設け、前記第2の電極材料を露出させる、 上記各工程を含む、ことを特徴とする抵抗変化素子の製造方法。 |
| (a)基板上に第1の電極材料を形成して所定形状に加工し、 (b)前記第1の電極材料を覆うように、第1の絶縁膜とリセット電極材料を順に堆積し、その上に第2の絶縁膜を形成し、 (c)前記第1の電極材料の上の前記第2の絶縁膜を開口し、さらに前記第1の絶縁膜、前記リセット電極材料を開口して、前記第1の電極材料を露出させ、 (d)前記開口の側壁に第3の絶縁膜を形成し、 (e)前記開口の底部の前記第1の電極材料の露出表面、前記開口の側壁の前記第3の絶縁膜に接して、遷移金属酸化物を主成分とする抵抗変化材料を形成し、 (f)前記開口内において前記抵抗変化材料の上に第2の電極材料を充填させる、 上記各工程を含む、ことを特徴とする抵抗変化素子の製造方法。 |
| 前記第2の電極材料、及び、前記リセット電極に、それぞれ接続するビアを形成する工程を含む、ことを特徴とする請求項16乃至18のいずれか1項に記載の抵抗変化素子の製造方法。 |
| 前記第1の電極材料は、前記基板上に形成され、前記第1の電極材料と接続するビア配線及び層間絶縁膜の平坦化処理された面上に形成される、ことを特徴とする請求項16乃至18のいずれか1項に記載の抵抗変化素子の製造方法。 |
| 前記遷移金属酸化物がNi、Ti、Zr、Fe、V、Mn、Coからなる群のうちから選ばれる少なくとも1つの金属の酸化物を含む、ことを特徴とする請求項12乃至20のいずれか1項に記載の抵抗変化素子の製造方法。 |
| 前記遷移金属酸化物がNiの酸化物を含む、ことを特徴とする請求項12乃至20のいずれか1項に記載の抵抗変化素子の製造方法。 |
| 前記Niの酸化物の組成がNi X O 1-X (0<X<1)で表されるとき、0.42<X<0.49の範囲である、ことを特徴とする請求項22に記載の抵抗変化素子の製造方法。 |
| 前記Niの酸化物の原子密度が5.0~6.3g/cm 3 の範囲である、ことを特徴とする請求項22又は23に記載の抵抗変化素子の製造方法。 |
| 第1の電極と抵抗変化材料と第2の電極との積層構造の抵抗変化型の半導体記憶装置の動作方法であって、 前記抵抗変化材の一部に接するように絶縁膜を形成し、前記絶縁膜の前記抵抗変化材と接する側と反対側の一部に接し、前記第1の電極と前記第2の電極に接しないように形成したリセット用電極に、所定の電圧を印加することにより、リセット動作を行う、ことを特徴とする動作方法。 |
| 第1の電極と抵抗変化材料と第2の電極との積層構造の抵抗変化型の半導体記憶装置であって、 前記抵抗変化材の一部に当接するように形成された絶縁膜と、 前記絶縁膜の前記抵抗変化材と当接する側と反対側の一部に当接し、前記第1の電極と前記第2の電極に接しないように形成されたリセット用電極と、 を備えたことを特徴とする半導体記憶装置。 |
本発明は、日本国特許出願:特願2008-016240号(
2008年1月28日出願)の優先権主張に基づくもの
あり、同出願の全記載内容は引用をもって
書に組み込み記載されているものとする。
本発明は不揮発性を有するMIM(metal-insulator-me
tal)型記憶装置とその製造方法に関する。
現在市場で主流となっている不揮発性メ リは、フラッシュメモリやSONOS(silicon-oxide-ni tride-oxide-silicon)メモリに代表されるようにチ ネル部の上方に配置された絶縁膜内部に蓄 た電荷により、半導体トランジスタの閾値 圧を変化させる技術を用いて実現されてい 。大容量化を推進するためにはトランジス の微細化が不可欠であるが、電荷を保持す 絶縁膜を薄膜化すると、リーク電流の増大 より電荷保持能力が劣化するため、電荷蓄 トランジスタ型の不揮発性メモリの大容量 が困難になってきている。
そこで、トランジスタは読み書きするメ リセルを選択するスイッチ機能だけを担い DRAM(Dynamic Random Access Memory)と同様に記憶素 子は分離して、それぞれに微細化を進め大容 量化を継続させる検討が進められている。不 揮発性を有するメモリ機能の継続的な微細化 を実現する技術としては、電気抵抗の値が何 らかの電気的刺激によって2値以上切り替え れる電子素子を用いた抵抗変化素子の開発 盛んになっている。DRAMのような容量(キャパ シタンス)に電荷を蓄積するタイプでは、微 化による蓄積電荷量の減少に伴い信号電圧 低くなることが不可避であるが、電気抵抗 一般的に微細化しても有限の値をもつ場合 多く、抵抗値を変化させる原理と材料があ ば微細化を継続するためには有利だと考え れているからである。このような抵抗変化 子の動作は、セット(オン)状態とリセット( フ)状態を切替えるスイッチそのものであり 例えばLSI内の配線構成の切替え機(セレクタ )に適用することも原理的には可能である。
電気抵抗を電気的刺激によって変化させ 技術には、既存技術が複数ある。その中で 最もよく研究されている技術は、カルコゲ イド半導体にパルス電流を流すことにより 結晶相(アモルファスか結晶)を切り替え、 れぞれの結晶相の電気抵抗に2~3桁の差があ ことを利用した記憶装置で、一般的には「 変化メモリ」と呼ばれている。
一方、金属酸化物を電極で挟んだ金属/金 属酸化物/金属(以下「MIM型」と呼ぶ)構造でも 、大きな電圧や電流を印加することにより抵 抗変化をおこすことが知られている。
1950から60年代に、既に、電圧や電流で抵 値が変化する現象が様々な材料について研 報告されている。例えば、非特許文献1には 、ニッケル酸化物(NiO)を用いた抵抗変化素子 報告されている。
図1は、MIM型抵抗変化素子の断面を模式的 に示す図である。上部電極1、下部電極3間に 属酸化物2(例えばNiO)が挟持されている。
このMIM型の抵抗変化素子の電流電圧特性 図2(a)に示す。この素子は、電源を切っても 高抵抗なオフ状態又は低抵抗なオン状態の特 性を不揮発的に維持するが、必要に応じて、 所定の電圧・電流刺激を印加することにより 、抵抗状態を切替えることができる。図2(a) は、オン状態及びオフ状態の電流電圧特性 一例を示す。図2(a)において横軸は印加電圧 縦軸は電流(対数スケール)である。図2(a)中 破線で示すような高抵抗なオフ状態の素子 対して、Vt2のセット電圧を印加すると、低 抗なオン状態に変化し、図2(a)中の実線で示 すような電気特性を示すようになる。
次に、図2(a)中の実線で示すようなオン状 態の素子に対してVt1のリセットを印加すると 高抵抗なオフ状態に変化し、図2(a)中の破線 電気特性に戻る。
図2(a)中の破線と実線の電気特性の間を繰 り返し切り替える動作が可能であり、この特 性を回路切替え用の不揮発性メモリセルある いは不揮発性スイッチとして利用することが できる。
相変化メモリでは一般的に結晶相の変化 伴う体積変化が大きい上、結晶相変化のた に数10nsecと短時間ながら局所的に数100℃の 熱を要する。
このため、記憶素子やスイッチ素子とし 用いる場合、相変化材料の温度制御が難し といった課題がある。
一方、MIM型抵抗変化素子では、数100℃の 温まで加熱する必要性がないため、近年再 注目され、Cu、Ti、Ni、Cu、Moなどの遷移金属 の酸化物を抵抗変化材料として用いた、抵抗 変化型の記憶装置が提案されている。
これらの遷移金属酸化物の抵抗変化特性 、図3に示すような遷移金属酸化物2中にフ ラメントと称される電流経路4が形成され、 の電流経路4と上部電極1及び下部電極3が接 したり分離したりすることで抵抗変化が生 ることが報告されている。
例えば、特許文献1及び非特許文献2では 金属酸化物層としてニッケル酸化物を用い 、抵抗変化型の記憶装置が開示されている 非特許文献2では、ニッケル酸化物中に、図3 に示すようなフィラメントと称される電流経 路が形成され、その電流経路と上部電極及び 下部電極の接合状態により素子の抵抗を変化 することが記載されている。
上記非特許文献1、2、特許文献1の各開示 引用をもって本書に組み込まれる。以下に 発明による分析を与える。以下に、本発明 よる関連技術の分析を与える。
上記関連技術は下記記載の問題点を有す 。
(1)第1の問題点は、MIM型の抵抗変化素子は 2端子素子であるために、セット/リセット動 時に流れる電流の制御が難しい、というこ である。
図2(a)からもわかるように、セット動作(Se t)においては、高電圧の状態でオン状態に移 するので、急激に大電流が流れ回路を破損 てしまう可能性がある。
またリセット動作(Reset)においては、オフ 状態に移行する際に大電流が流れることが避 けられない。この場合においても、大電流が 流れることで回路を破損してしまう可能性が ある。
図2(b)に示すように、セット動作において は、あらかじめ電流制限の機構を付加するこ とで、セット時に大電流が流れて回路を破壊 してしまうことを避けることが可能である。
一方、リセット時は、素子が既に低抵抗 状態であるため、電流制限を設定すると、 セットに必要な電圧がかからなくなり、リ ットが出来なくなってしまう。
また、図2(b)中の細い実線で示すように、 抵抗変化材料やセット動作時における電流制 限を最適化すると、オン状態における抵抗値 を高めに設定し、オン電流を低くすることで リセット電流を低減することも可能であるが 、この場合、オン状態とオフ状態の抵抗比が 小さくなってしまい、素子が安定に動作しな くなってしまう。
(2)第2の問題点は、遷移金属酸化物は酸素 欠損や金属欠損などの欠陥が生じやすい、と いうことである。
これらの欠陥はリーク電流経路の原因に る。すなわち、膜中欠陥が多いと、素子を り返し動作させると、リーク電流により、 抗変化材料中に新たな欠陥が生成され、さ に、リーク電流が増加し、オフ状態の低抵 化が進行する。これらの結果、素子のオン オフ比の低下や素子特性のバラツキが生じ 素子の信頼性が劣化する。
本発明は、上記課題の認識に基づきなさ たものであり、その目的は、リセット電流 低減を可能としオン/オフ状態の抵抗比(セ ト/リセット抵抗比)の低下を抑止する導体記 憶装置及びその製造方法を提供することにあ る。
本願で開示される発明は前記課題を解決 るため、概略以下の構成とされる。
本発明によれば、MIM型抵抗変化素子におい 、オン状態における抵抗値の低減とリセッ 動作における電流抑制を両立し、膜中の欠 生成を制御し、素子性能との信頼性の向上 両立可能なMIM型素子構造と抵抗変化材料の 造方法が提供される。本発明によれば、抵 変化材料を金属電極で挟んだ上部電極/抵抗 変化材料/下部電極積層構造の抵抗変化型の 揮発性半導体記憶装置において、この抵抗 化材料に接するように形成された絶縁膜と この絶縁膜に接し、上部及び下部電極に接 ないように形成されたリセット用電極を有 る。このリセット電極は、金属からなる。 抗変化材料は遷移金属酸化物からなり、好 しくはNi、Ti、Zr、Fe、V、Mn、Coからなる群か 選ばれる金属の酸化物である。さらに好ま くは前記遷移金属酸化物がNiの酸化物であ 。Niの酸化物は単結晶でも多結晶でも、ある いは非結晶でもよいが、好ましくは非結晶で ある。前記Niの酸化物はその組成がNi X O 1-X (0<X<1)で表されるとき、0.42<X<0.49の範 囲であり、かつ、その原子密度が5.0~6.3g/cm 3 の範囲に設定される。
本発明1つの側面(アスペクト)によれば、 いに離間して配置された第1の電極と第2の 極と、遷移金属酸化物を主成分として含み 少なくとも一の面と前記一の面と反対側の の面で、前記第1の電極と前記第2の電極の対 向面にそれぞれ接している抵抗変化材料と、 前記抵抗変化材料の前記第1、第2の電極が配 される箇所と別の箇所で前記抵抗変化材料 接して配置された絶縁膜と、前記絶縁膜の 記抵抗変化材料に接する側とは反対側に配 されたリセット電極とを有する抵抗変化素 が提供される。
本発明においては、前記第1の電極が半導 体又は絶縁体基板上に形成された下部電極よ りなり、前記抵抗変化材料が前記下部電極の 上に形成され、前記第2の電極が前記抵抗変 材料の上に形成されている。
本発明においては、前記抵抗変化材料の 記他の面上において、前記第2の電極が配置 される箇所とは別の箇所に前記絶縁膜が配置 され、前記絶縁膜の上に前記リセット電極が 配置されている構成としてもよい。
本発明においては、前記抵抗変化材料の 面の少なくとも1部の領域に前記絶縁膜が配 置されている構成としてもよい。
本発明においては、前記第2の電極が、前 記抵抗変化材料と前記第1の電極が接してい 面に対して並行な面内と垂直な面内の両方 前記抵抗変化材料と接しており、前記抵抗 化材料と前記第1の電極の接合面に対して垂 な面内で、前記抵抗変化材料と前記絶縁膜 が接し、さらに、前記絶縁膜の前記抵抗変 材料と接する側とは反対側の面に前記リセ ト電極が接している構成としてもよい。
本発明においては、前記抵抗変化材料は 記一の面と反対側に凹部を備え、前記凹部 底部で前記第2の電極の底部に接し、前記凹 部内壁が前記第2の電極の側面の少なくとも1 と接し、前記抵抗変化材料の側面の少なく も1部に前記絶縁膜を備え、前記絶縁膜の前 記抵抗変化材料に接する側とは反対側に前記 リセット電極を備えた構成としてもよい。
本発明においては、前記遷移金属酸化物 、Ni、Ti、Zr、Fe、V、Mn、Coからなる群のうち から選ばれる少なくとも1つの金属の酸化物 含む。
本発明においては、前記遷移金属酸化物 、Niの酸化物を含む。
本発明においては、前記Niの酸化物の組成 Ni X O 1-X (0<X<1)で表されるとき、0.42<X<0.49の範 囲としてもよい。
本発明においては、前記Niの酸化物の原子 度が5.0~6.3g/cm 3 の範囲としてもよい。
本発明の別の側面によれば、第1の電極の上
に、遷移金属酸化物を主成分とする抵抗変化
材料を形成し、さらに前記抵抗変化材料の上
に第2の電極を形成し、
前記抵抗変化材料の前記第2の電極が配置さ
れる箇所と別の箇所に一側を接して絶縁膜を
形成し、
前記絶縁膜の前記前記抵抗変化材料に接す
側と反対側にリセット電極を形成する、製
方法が提供される。
本発明においては、前記抵抗変化材料の 面の少なくとも1部の領域に前記絶縁膜を形 成するようにしてもよい。
本発明においては、前記第2の電極を、前記
抵抗変化材料と前記第1の電極が接している
に対して並行な面内と垂直な面内の両方で
記抵抗変化材料と接するように形成し、
前記絶縁膜を、前記抵抗変化材料と前記第1
の電極の接合面に対して垂直な面内で、前記
抵抗変化材料と接するように形成し、
前記リセット電極を、前記絶縁膜の前記抵
変化材料と接する側とは反対側の面に接す
ように形成するようにしてもよい。
本発明の別の側面によれば、(a)基板上に、
1の電極材料、遷移金属酸化物を主成分とす
る抵抗変化材料、及び、第2の電極材料をこ
順に堆積したのち、前記第1の電極材料、前
抵抗変化材料、及び、前記第2の電極材料を
所定の形状に加工し、
(b)前記第2の電極材料の一部を除去し、前記
抵抗変化材料の表面が露出された上に絶縁膜
を堆積し、さらにその上に、リセット電極材
料を堆積し、
(c)前記リセット電極材料を加工し、前記絶
膜の上の前記第2の電極材料の一部が除去さ
れた箇所に対応する領域の少なくとも1部に
セット電極を形成する、
上記各工程を含む製造方法が提供される。
本発明によれば、(a)基板上に、第1の電極材
料、遷移金属酸化物を主成分とする抵抗変化
材料、及び、第2の電極材料をこの順に堆積
たのち、前記第1の電極材料、前記抵抗変化
料、及び、前記第2の電極材料を所定の形状
に加工し、
(b)前記第1の電極材料の側面、前記抵抗変化
材料の側面、及び、前記第2の電極材料の側
と前記第2の電極材料の表面を少なくとも覆
ように絶縁膜を堆積し、さらにその上にリ
ット電極材料を堆積し、
(c)前記第2の電極材料の上の前記リセット電
極材料と前記絶縁膜を除去して開口を設け、
前記第2の電極材料を露出させる、
上記各工程を含む製造方法が提供される。
本発明によれば、(a)基板上に第1の電極材料
を形成して所定形状に加工し、
(b)基板上、前記第1の電極材料を覆うように
、第1の絶縁膜とリセット電極材料を順に堆
し、その上に第2の絶縁膜を形成し、
(c)前記第1の電極材料の上の前記第2の絶縁
を開口し、さらに前記第1の絶縁膜、前記リ
ット電極材料を開口して、前記第1の電極材
料を露出させ、
(d)前記開口の側壁に第3の絶縁膜を形成し、
(e)前記開口の底部の前記第1の電極材料の露
出表面、前記開口の側壁の前記第3の絶縁膜
接して、遷移金属酸化物を主成分とする抵
変化材料を形成し、
(f)前記開口内において前記抵抗変化材料の
に第2の電極材料を充填させる、
上記各工程を含む製造方法が提供される。
本発明に係る製造方法においては、前記 2の電極材料、及び、前記リセット電極に、 それぞれ接続するビアを形成するようにして もよい。
本発明に係る製造方法においては、前記 1の電極材料は、前記基板上に形成され、前 記第1の電極材料と接続するビア配線及び層 絶縁膜の平坦化処理された面上に形成する うにしてもよい。
本発明に係る製造方法において、前記遷 金属酸化物がNi、Ti、Zr、Fe、V、Mn、Coからな る群のうちから選ばれる少なくとも1つの金 の酸化物を含む。
本発明に係る製造方法において、前記遷 金属酸化物がNiの酸化物を含む。
本発明に係る製造方法において、前記Niの 化物の組成がNi X O 1-X (0<X<1)で表されるとき、0.42<X<0.49の範 囲としてもよい。
本発明に係る製造方法において、前記Niの 化物の原子密度が5.0~6.3g/cm 3 の範囲としてもよい。
本発明によれば、リセット電流の低減を 能としオン/オフ状態の抵抗比(セット/リセ ト抵抗比)の低下を抑止することができる。
1 上部電極
2 抵抗変化材料(遷移金属酸化物)
3 下部電極
4 電流経路
5 酸素欠損(又は金属欠損)
6 絶縁膜
7 リセット電極
8 層間絶縁膜
9、9’、9” 電流経路(フィラメント)
10 Ni欠損
11 抵抗変化材料(ニッケル酸化物)
12 層間絶縁膜(配線層間絶縁膜)
13 配線保護膜
14 下部ビア配線
15 配線層間膜保護膜
16 下部配線
17 リセット電極ビア配線
18 上部電極ビア配線
本発明の実施の形態について以下に説明 る。本発明によれば、抵抗変化材料(2)を金 電極(1、3)で挟んだ金属/抵抗変化材料/金属 造を有する抵抗変化型の不揮発性記憶装置( MIM型素子)において、抵抗変化材料(2)に接す ように形成された絶縁膜(6)と、絶縁膜(6)に し上部電極(1)とも下部電極(3)とも接しない うに形成されたリセット用電極(7)に電圧を 加することにより、リセット電流をほとん 流すことなくMIM型素子のリセット動作が可 になり、しかも、MIM型素子のスイッチ動作 おけるオン/オフ抵抗比を劣化させることな リセット動作における電流の低減を可能と ている。
本発明においては、抵抗変化材料(2)として えばNiO膜が用いられる。NiO膜の組成をNi X O 1-X (0<X<1)で表すと、Niの組成比Xを0.42<X<0 .49の範囲とし、原子密度を5.0~6.3g/cm 3 の範囲に設定することで、フィラメント形成 の制御性向上と膜中欠陥によるリーク電流の 抑制が可能になり、高いオン/オフ抵抗比と 期信頼性向上の両立を実現することが可能 なる。
本発明においては、抵抗変化材料(2)を金 電極(1、3)で挟んだ金属/抵抗変化材料/金属 造を有する抵抗変化型の不揮発性記憶装置 おいて、抵抗変化材料(2)抵抗値が変化する 象は、抵抗変化材料(2)である遷移金属酸化 中に含まれる酸素欠損や金属欠損が起源と っており、遷移金属酸化物中に含まれる酸 欠損や金属欠損を介して、酸素や金属が遷 金属酸化物に印加された電界によって拡散 たり、析出したりすることにより、遷移酸 膜中に電流経路(フィラメント)が形成され という新たな知見に基づく。
すなわち、図4(a)に示すように、膜中に均 一に酸素欠損や金属欠損(5)を含む遷移金属酸 化物薄膜(2)を形成し、図4(b)に示すように、 のような薄膜(2)に上部(1)及び下部電極(2)を して、電界を印加すると、酸素欠損や金属 損を介して遷移金属酸化膜(2)中を、酸素や 属が拡散し析出することで、上部電極(1)と 部電極(3)間で、電子伝導やホール伝導が可 な電流経路(フィラメント)(4)が形成される。 さらに、電界を印加し電流が流れることで、 金属の析出によって形成されたフィラメント (4)の再酸化や、金属欠損によって形成された フィラメント(4)が再度金属で埋まることによ り、電流経路が切断される。このような現象 の繰り返しで遷移金属酸化物の抵抗変化が生 じる。
例えば、特許文献1及び非特許文献2では 金属酸化物層として、ニッケル酸化物を用 た、抵抗変化型の記憶装置が開示されてい 。
ニッケル酸化物は、一般に、NiとOの組成 が化学量論組成で1:1のNiOを形成するが、Ni 損が生じ、僅かにOの組成比が高くなる。
ニッケル酸化物中に形成されるフィラメ トはNi欠損が析出したものであり、ホール 導による電流経路が形成される。
遷移金属酸化物中の酸素欠損や金属欠損 を制御することにより、フィラメント形成 素子の信頼性向上を両立可能な抵抗変化材 の製造が可能となる。
図5は、本発明の一実施形態の半導体記憶 装置の最も基本的な素子の断面構造を模式的 に示す図である。本発明は、金属酸化物を電 極で挟んだ金属/抵抗変化材料/金属構造を有 るMIM形抵抗変化型の不揮発性半導体記憶装 であり、半導体基板又は絶縁体基板上、又 LSI配線の層間絶縁膜上に形成された下部電 3と、下部電極3上に形成された遷移金属酸 物を主成分とする抵抗変化材料2と、抵抗変 材料2の上に形成された上部電極1とを有す 。さらに、この遷移金属酸化物主成分とす 抵抗変化材料2に接するように形成された絶 膜6と、絶縁膜6の表面に形成された金属か なるリセット用電極(「リセット電極」とも う)7を有する。リセット用電極7は、上部電 1及び下部電極3に接しないように形成され 。図5に示した例では、リセット電極7は、抵 抗変化材料2上、上部電極1が配置された箇所 は別の箇所に設けられた絶縁膜6の上に、抵 抗変化材料2を介して下部電極3と対向配置さ ている。
リセット電極7と遷移金属酸化膜(抵抗変 材料2)間の絶縁膜6は、リセット動作時にリ ット電極7と下部電極3間に大電流が流れるこ とを防止する。リセット電極7と下部電極3間 素子の状態によらず、電流は流れないので MOSトランジスタなどを用いて、リセット電 7と下部電極3の間に、電流制御機構を設け 場合と比較して、素子構造の簡素化、低コ ト化、小面積化を図ることができる。
図6(a)、図6(b)及び図6(c)を用いて、本実施 態における素子の動作原理を説明する。
まず、図6(a)に示すように、初期状態にお いて、MIM型素子はオフ状態であり、抵抗変化 材料2である遷移金属酸化膜は膜中に均一に 素欠損5あるいは金属欠損5を含んでいる。な お、以下では、抵抗変化材料2である遷移金 酸化膜を同一の参照番号を用いて「遷移金 酸化膜2」とも表記する。
次に、図6(b)に示すように、遷移金属酸化 膜2に上部電極1及び下部電極3を介して、電圧 を印加すると、図中、参照番号5で示す酸素 損又は金属欠損を介して遷移金属酸化膜2中 酸素あるいは金属が拡散し析出することで 上部電極1と下部電極3間で電子伝導やホー 伝導が可能な電流経路(フィラメント)4が形 され、オン状態となる。
上部電極1、下部電極3間には、例えばMOS ランジスタからなる回路による電流制御機 (不図示)が付加されており、セット時に大電 流が流れて回路を破壊してしまうことを防ぐ 。電流制御機構は、負荷の一端に出力が接続 され電流を供給する第1のトランジスタ(電流 )のゲートにドレインが接続され、前記負荷 の一端にゲートが接続されソースが負荷の他 端とともにGNDに接続された第2のトランジス を備えた構成等とされ、第1のトランジスタ ら負荷に大電流が流れると第2のトランジス タがオンし、大電流をカットオフさせる。
次に、図6(c)に示すように、下部電極3と セット電極7間に絶縁膜6を介して電圧を印加 すると、遷移金属酸化膜2中の酸素あるいは 属が膜中の酸素欠損5あるいは金属欠損5を介 して再拡散し析出することで、下部電極3と セット電極7間に電子伝導やホール伝導が可 なフィラメント4が形成される。
このとき、リセット電極7と遷移金属酸化 膜2の間には絶縁膜6が形成されているので、 部電極3とリセット電極7間に電流はほとん 流れない。
さらに、下部電極3とリセット用電極7間 フィラメント4を形成するために、遷移金属 2中の酸素あるいは金属が膜中を再拡散する ので、上部電極1と下部電極3間に形成されて たフィラメント4は分解され、上部電極1と 部電極3間の電流経路4は切断される。
これにより、上部電極1と下部電極3間に セット電流をほとんど流すことなく、上部 極1と下部電極3間をオフ状態にすることが可 能である。
このような操作により、大電流を流すこ なく、繰り返しのスイッチ動作が可能とな 。
本実施形態において、上部電極1、下部電 極3及びリセット電極7は同じ材料を用いてい が、上部電極1、下部電極3及びリセット電 7は、異なる電極材料によって形成してもよ 。上部電極1、下部電極3及びリセット電極7 Pt、Ir、Ru、Ti、TaW、Cuからなる群から選ばれ る金属、あるいはそれらの酸化物、あるいは それらの窒化物であることが好ましい。
あるいは、本実施形態において、好ましく 、上部電極1、下部電極3及びリセット電極7 、Ru、RuO 2 、Ti、TiN、Ta、TaN、W、WN、Cuからなる群から選 ばれる金属、金属酸化物及び窒化物を用いる ことができる。これらの電極材料は、ドライ エッチングやCMP(Chemical Mechanical Polishing)技術 での加工が容易であり、LSI製造プロセスとの 整合性が高い。
本実施形態において、さらに好ましくは 上部電極1、下部電極3及びリセット電極7はT a、TaN、Cuからなる群から選ばれる材料が用い ることができる。これらの材料は、LSI製造プ ロセスにおいて、配線工程において用いられ る材料であり、これらの材料を適用すること で、半導体記憶素子をLSIに付加するための製 造コストを大幅に低減することができる。
本実施形態において、最も好適であるの 、上部電極1、下部電極3及びリセット用電 の材料としてCuが用いられる。上部電極1、 部電極3及びリセット電極にCuを用いること 、LSIの配線をMIM型素子の電極として機能さ ることが可能になり、電極の抵抗率低減に るMIM型素子の性能向上と製造コストの低減 同時に実現可能である。
本実施形態において、抵抗変化材料2とリセ ット電極7を分離する絶縁膜6として、例えば SiO 2 、SiNあるいは高誘電率膜を用いることができ る。抵抗変化材料2とリセット電極7間のリー 電流を抑制しつつ、抵抗変化材料に電圧を 率的に印加する必要があることから、好ま くは、高誘電率膜が用いられる。本実施形 において、高誘電率膜としては、例えばTa 2 O 3 、HfO 2 、HfSiO、ZrO、ZrSiO、LaO 2 、Al 2 O 3 からなる群から選ばれる金属酸化物を用いる ことができる。
本実施形態において、絶縁膜6として、さら に好ましくは、HfO 2 、HfSiOが用いられる。
抵抗変化材料2とリセット電極7を分離す 絶縁膜6の膜厚は、50nm~1nmの範囲で設定可能 あるが、素子の微細化の観点から、20nm以下 信頼性確保の観点から、5nm以上に設定する とが好ましい。
本実施形態において、抵抗変化材料2は主 成分が遷移金属酸化物からなり、好ましくは 、遷移金属酸化物として、Ni、Ti、Zr、Fe、V、 Mn、Coからなる群から選ばれる金属の酸化物 用いられる。
本実施形態において、さらに、好ましく 、遷移金属酸化物としてNiの酸化物が用い れる。Niの酸化物は多結晶でも、あるいは非 結晶でもスイッチ動作が可能であるが、膜の 均一性の観点から、非結晶であることが好ま しい。
Niの酸化物は、その組成が、Ni X O 1-X (0<X<1)で表されるとき、以下の理由によ 、Niの組成比Xを0.4<X<0.5の範囲に設定す 。NiO膜は膜中に存在するNi欠損により僅かに Oの組成比が高くなる。
このようなNiO膜に印加される電圧により Ni欠損を介してNiの拡散が生じ、Ni欠損が析 することでニッケル酸化物中に電流経路で るフィラメント形成される。
このため、図8(b)に示すように、Ni欠損が いほど、すなわち、Oの組成比が高いほど、 フィラメントは形成されやすく、NiO膜を低い セット電圧でオン状態へ移行させることがで きる。NiO膜の組成が完全に化学量論組成であ り、膜中にNi欠損が存在しない場合はNiO膜の 抗変化は生じない、このようなNiO膜にセッ 動作のために電圧を印加し続けると絶縁破 を起こしてしまう。
一方、Ni欠損が多いと、これらの欠陥を したリーク電流が増大し、オフ状態におけ 抵抗値が低くなる。
このため、図8(a)に示すように、十分なオ ン/オフ状態の抵抗比(Roff/Ron)は、Ni欠損が少 いほど、すなわち、Oの組成比が低いほど高 なる。図8(a)は、横軸を組成比Ni/(Ni+O)とし、 縦軸を抵抗比Roff(1V)/Ron(0.3V)を対数表示したも のである。NiO膜中のNi欠損が多すぎると、す わち、Oの組成比が高くなりすぎると(Niの組 成比が低くなりすぎると)、電流経路が形成 れる前に、膜中に分布しているNi欠損を介し て流れるリーク電流が増大し、低抵抗な状態 になってしてしまい、十分なオン/オフ状態 抵抗比が得られず、スイッチ動作を起こさ くなってしまう。
本実施形態においては、セット電圧の低減 、高いオン/オフ状態の抵抗比を実現させる という観点から、Niの酸化物はその組成がNi X O 1-X (0<X<1)で表されるとき、0.42<X<0.49の範 囲に設定することが好ましい。さらに好まし くは、Niの組成比Xを0.45<X<0.48の範囲に設 する。
本実施形態において、Niの酸化物は、その 子密度を5.0~6.3g/cm 3 の範囲に設定する。Ni酸化物の原子密度が5.0g /cm 3 より小さいと、上部電極1や下部電極3から、 極を構成する金属がNiO膜中へ熱処理などの 程の際に拡散し、NiO膜の信頼性を劣化させ からである。また、Ni酸化物の原子密度が6. 3g/cm 3 より大きいと、素子作製のプロセスの熱処理 工程の際に、NiO膜と上部電極1、下部電極3と 間に歪みが生じ、NiO膜と下部あるいは上部 極との間ではがれが発生するためである。
本実施形態において、さらに好ましくは、N iの酸化物の原子密度を5.5~6.0g/cm 3 の範囲に設定する。NiO膜の組成、原子密度を このような範囲に設定することで、フィラメ ント形成と素子の信頼性向上の両立が可能で ある。以下実施例に即して説明する。
<実施例1>
本発明の第1の実施例として、最も基本的な
MIM型素子構造を図10(h)に示す。図10(a)~図10(h)
、本実施例のMIM型素子の作製工程を説明す
ための図であり、素子断面が工程順に模式
に示されている。図10(a)~図10(h)は、CMOSトラ
ジスタからなるLSIの配線層にMIM型素子を形
する製造プロセスである。
まず、図10(a)に示すように、下部配線16と 下部配線16につながる下部ビア配線14をCMP(Chem ical Mechanical Polishing)技術と電解メッキ技術 駆使して形成する。下部配線16と下部ビア配 線14はCuからなる。層間絶縁膜12はCVD技術によ り形成したシリコン酸化膜である。
下部配線16及び下部ビア配線14と層間絶縁 膜12との反応及び剥がれを防止するために、 れらの界面には、配線保護膜13及び配線層 膜保護膜15が形成される。配線保護膜13には 例えばシリコンカーボンナイトライド(SiCN) 用いられる。配線層間膜保護膜15には、例 ばタンタル(Ta)と窒化タンタル(TaN)の積層膜 用いる。
下部ビア配線14を形成後、CMPによって、 坦化と同時に、下部ビア配線表面を露出さ る。
その後、MIM型記憶素子の下部電極3、本発 明の抵抗変化材料11、上部電極1を形成する。 上部電極1と下部電極3は異なる電極材料によ て形成されてもよいが、好ましくは、上部 極1と下部電極3は同じ材料である。上部電 1と下部電極3はPt、Ir、Ru、Ti、TaW、Cuからな 群から選ばれる金属、あるいはそれらの酸 物、あるいはそれらの窒化物であることが ましい。
本実施例では、加工の容易性から上部電 1と下部電極3共にRuとする。上部電極1と下 電極3のためのRuは、スパッタにより成膜す ことができる。
抵抗変化材料11は、NiO膜を用いる。Niの酸 化物は多結晶でも、あるいは非結晶でもスイ ッチ動作が可能であるが、膜の均一性の観点 から非結晶であることが好ましい。
NiO膜の膜厚は、200nm~5nmの範囲で設定可能で
るが、
素子形状の加工の観点から、100nm以下、
膜の均一性の観点から、5nm以上
の範囲に設定することが好ましい。
NiO膜の膜厚は、さらに好ましくは、
スイッチング電圧低減の観点から、60nm以下
、
信頼性の観点から、10nm以上
に設定する。
NiO膜の形成方法は、スパッタによっても 成可能であるが、膜の緻密性と組成の制御 を向上させる観点から、CVD(Chemical Vapor Depo sition)法によって形成することが好ましい。
Ni金属を含む原料ガスをマスフローコン ローラにより流量調整し、酸化ガスと共に ャワーヘッドを介して、所定の温度に加熱 れたシリコンウ基板上に供給することでNiO を形成することができる。
Ni金属を含む原料ガスとしては、有機金 系ガスであるビスメチル・シクロペンタジ ニル・ニッケル((Ni(CH3C5H4)2:(MeCp)2Ni)を用いる とが好ましい。(MeCp)2Ni原料ガスは分子状の 化ガスに対しても、比較的低温で容易に分 し、堆積したNiO膜中へのカーボンの混入が めて少なく、さらに、形成温度を変えるこ でNiO膜の組成と膜密度を制御可能といった 点があるからである。
キャリアガスとしてはN 2 、酸化ガスとしてはO 2 を用いる。シリコンウェハーは、サセプタを 介したヒータによって加熱する。基板温度は 100℃~500℃の範囲に設定する。基板温度が100 以下であると原料ガスの分解が進まず、成 のレートが遅くなり、さらにNiO膜のウェハ 面内均一性が劣化するため、量産工程にお てスループットや歩留まりの観点から問題 生じる。
一方、配線層の耐熱性の観点から、成膜 における基板温度は500℃以下に設定する必 がある。さらに、(MeCp)2Ni原料ガスによるNiO は基板温度によって膜密度と組成の制御が 能である。
図9は、成膜温度(横軸)とNiO膜の密度(縦軸 )の関係を示したものである。成膜温度が高 ほどNiO膜の密度は高くなり、NiO結晶の理論 (6.82)に近づくことがわかる。
また、図7に、(MeCp)2Ni原料ガスによるNiO膜の 組成(縦軸)と密度(横軸)の関係を示す。図7中 、破線でグラフ内の領域を分けて示したよ に、NiO膜はその組成がNi X O 1-X (0<X<1)で表されるとき(組成比X=Ni/(Ni+O))、N iO膜の抵抗変化特性を得るために、0.4<X<0 .5の範囲に設定する。
図8(a)に示すように、
0.4≧Xでは、十分なオン/オフ状態の抵抗比
得ることが出来ず、
X=0.5では、NiO膜中にフィラメントが形成さ
ず、絶縁破壊を起こしてしまうからである
セット電圧の低減と高いオン/オフ状態の 抵抗比を実現させる観点から、0.42<X<0.49 範囲に設定することが好ましい。
さらに好ましくは、0.45<X<0.48の範囲 NiO膜の組成比を設定する。
また、Niの酸化物はその原子密度が、5.0~6.3g /cm 3 の範囲に設定する。これは、Ni酸化物の原子 度が、5.0g/cm 3 よりも小さいと、上部電極1や下部電極3を構 する金属がNiO膜中へ熱処理などの工程の際 拡散し、NiO膜の信頼性が劣化するためであ 。
また、Ni酸化物の原子密度が、6.3g/cm 3 よりも大きいと、素子作製のプロセス工程の 熱処理の際にNiO膜と上部、下部電極との間に 歪みが生じ、NiO膜と下部あるいは上部電極と の間ではがれが発生するためである。
さらに好ましくは、前記Niの酸化物の原子 度を、5.5~6.0g/cm 3 の範囲に設定する。
このような、NiO膜の組成と膜密度を実現 るために、基板温度は好ましくは、320℃~430 ℃の範囲に設定する。さらに好ましくは、基 板温度を350℃~400℃の範囲に設定する。
成膜圧力は、0.001Torr~100Torrの範囲に設定 能であるが、0.1Torr~10Torrの範囲に設定するこ とが好ましい。さらに好ましくは、1.5Torr~2.5T orrの範囲に設定する。
次に、図10(b)に示すように、ドライエッ ング技術を用いて、Ruよりなる上部電極1、 抗変換材料(NiO膜抵抗変化層)11、及びRuより る下部電極3を所定の形状に加工する。
次に、図10(c)に示すように、上部電極1の 部をNiO膜との選択エッチングにより除去し NiO膜表面の一部を露出させる。選択エッチ グはドライエッチングでもウェットエッチ グでも可能であるが、NiO膜へのダメージ回 の観点からウェットエッチングが好ましい
次に、図10(d)に示すように、MIM型抵抗変 素子の側面及び前述工程で露出させたNiO膜 表面を保護するための絶縁膜6を形成する。 縁膜6は、MIM型素子の上部電極1、下部電極3 抵抗変化材料11、層間絶縁膜12との密着性に 優れ、安定である材料を用いる。この絶縁膜 6は抵抗変化材料11と接している領域では、後 述するように、リセット動作時にリセット電 極7と下部電極間3に大電流が流れることを防 する役割がある。
抵抗変化材料11とリセット電極7を分離する 縁膜6はSiO 2 、SiNあるいは高誘電率膜を用いる。これらの 絶縁膜は均一性の観点から、好ましくはCVD法 、さらに好ましくはALD(Atomic Layer Deposition)法 で形成する。
抵抗変化材料11とリセット電極7間のリーク 流を低減しつつ、電圧を効率的に印加する めに、好ましくは、高誘電率膜を用いる。 誘電率膜は、Ta 2 O 3 、HfO 2 、HfSiO、ZrO、ZrSiO、LaO 2 、Al 2 O 3 からなる群から選ばれる金属酸化物を用いる 。さらに好ましくは、HfO 2 、HfSiOを用いる。
抵抗変化材料11とリセット電極7を分離す 絶縁膜6の膜厚は50nm~1nmの範囲で設定可能で るが、素子の微細化の観点から、20nm以下、 信頼性確保の観点から、5nm以上に設定するこ とが好ましい。
本実施例では、加工性の容易性の観点か 10nmのALD法により形成したSiN膜を用いた。
次に図10(e)に示すように、ALD法により形 したSiN膜上にリセット電極7用の金属膜を形 する。リセット電極7は上部電極1及び下部 極3と異なる電極材料によって形成されても いが、好ましくは、上部電極1と下部電極3 同じ材料である。
リセット電極7の材料は上部電極1及び下 電極3と同様にPt、Ir、Ru、Ti、TaW、Cuからなる 群から選ばれる金属、あるいはそれらの酸化 物、あるいはそれらの窒化物であることが好 ましい。
本実施例においては、加工の容易性と上 電極1と下部電極3と同様の材料であるRuとす る。リセット電極7のためのRuはスパッタによ り成膜することができる。
次に図10(f)に示すように、Ru膜をドライエ ッチングにより所定の形状に加工しリセット 電極7を形成する。
次に図10(g)に示すように、層間絶縁膜12を 形成する。層間絶縁膜12はCVD技術により形成 たシリコン酸化膜である。
最後に、図10(h)に示すように、上部電極1 びリセット電極7上にコンタクト穴を開口し 、CMP(Chemical Mechanical Polishing)技術と電解メッ キ技術を駆使して、上部電極ビア配線18及び セット電極ビア配線17を形成する。
<実施例2>
本発明の第2の実施例として、MIM型素子の側
面にリセット電極7を設置する構造造を、図11
(g)に示す。
図11(g)に示すように、リセット電極7を、M IM型素子の側面、すなわち、下部電極3及び上 部電極1が抵抗変化材料11と接している面に対 して、垂直な面方向にリセット電極7と絶縁 6の接合面及び絶縁膜6と抵抗変化材料11の接 面を配置することで、MIM型素子の微細化が 易になり、素子の高集積化とオン状態とオ 状態の抵抗比の向上が可能になる。
図11(a)~図11(g)は、本発明の第2の実施例のM IM型素子の断面を、作成工程順に、模式的に した図である。図11(a)~図11(g)は、CMOSトラン スタからなるLSIの配線層に、MIM型素子を形 する製造プロセスである。
まず、図11(a)に示すように、下部配線16と それにつながる下部ビア配線14をCMP(Chemical Me chanical Polishing)技術と電解メッキ技術を駆使 て形成する。これらの前段階の製造プロセ は、前記実施例1と共通であるため、説明は 省略する。
その後、MIM型記憶素子の下部電極3、抵抗 変化材料11、上部電極1を形成する。上部電極 1と下部電極3は異なる電極材料によって形成 れてもよいが、好ましくは、上部電極1と下 部電極3は同じ材料である。上部電極1と下部 極3はPt、Ir、Ru、Ti、TaW、Cuからなる群から ばれる金属、あるいはそれらの酸化物、あ いはそれらの窒化物であることが好ましい
本実施例においては、加工の容易性から 部電極1と下部電極3共にRuを用いる。上部電 極1と下部電極3のためのRuは、スパッタによ 成膜することができる。
本実施例において、抵抗変化材料11とし NiO膜を用いる。NiO膜はスパッタによっても 成可能であるが、膜の緻密性と組成の制御 を向上させる観点から、CVD(Chemical Vapor Depos ition)法によって形成することが好ましい。CVD 法によるNiO膜の製造プロセスは、前記実施例 1と共通であるため、説明は省略する。
次に、図11(b)に示すように、ドライエッ ング技術を用いて、上部Ru電極1、抵抗変化 料(NiO膜抵抗変化層)11、及び下部Ru電極3を所 の形状に加工する。
次に、図11(c)に示すように、上部電極1、 部電極3及び抵抗変化材料(NiO膜抵抗変化層)1 1とリセット電極7を分離するための絶縁膜6を 形成する。この絶縁膜6上にリセット電極7用 属膜を形成する。この絶縁膜6は、上部電極 1、下部電極3及び抵抗変化材料(NiO膜抵抗変化 層)11と、リセット電極7とを分離し、リセッ 動作時に、リセット電極と下部電極及び上 電極間に大電流が流れることを防止する役 がある。
本実施例において、絶縁膜6として、SiO 2 、SiNあるいは高誘電率膜を用いる。これらの 絶縁膜6は、均一性の観点から、好ましくはCV D法、さらに好ましくはALD(Atomic Layer Deposition )法で形成する。
抵抗変化材料11とリセット電極7間のリーク 流を抑制しつつ、電圧を効率的に印加する 要があることから、絶縁膜6として、好まし くは、高誘電率膜が用いられる。高誘電率膜 は、Ta 2 O 3 、HfO 2 、HfSiO、ZrO、ZrSiO、LaO 2 、Al 2 O 3 からなる群から選ばれる金属酸化物が用いら れる。
本実施例において、さらに好ましくは、HfO 2 、HfSiOを用いる。
絶縁膜6の膜厚は、エッチング条件の設定 により、50nm~1nmの範囲で設定可能であるが、 子の微細化の観点から、20nm以下、信頼性確 保の観点から、5nm以上に設定することが好ま しい。
本実施例では、加工性の容易性の観点か ALD法により形成したSiN膜を用い、膜厚は10nm とした。
リセット電極7用の金属膜は上部電極1及 後述の下部電極3と異なる電極材料によって 成されてもよいが、好ましくは、上部電極1 と下部電極3と同じ材料が用いられる。
リセット電極7の材料は、上部電極1及び 部電極3と同様に、Pt、Ir、Ru、Ti、TaW、Cuから なる群から選ばれる金属、あるいはそれらの 酸化物、あるいはそれらの窒化物を用いるこ とが好ましい。
本実施例では、リセット電極7の材料は、 加工の容易性から、下部電極3と同様の材料 あるRuとする。
リセット電極7のためのRuは、スパッタに り成膜することができる。また、リセット 極7用の金属膜の厚さは、200nmから5nmの範囲 設定可能であるが、素子の微細化の観点か 、100nm以下、後の工程のリセット電極コン クトホール形成におけるエッチング選択比 十分に確保するために、20nm以上に設定する とが好ましい。本実施例では、リセット電 7用の金属膜の厚さは50nmとした。
次に図11(d)に示すように、リセット電極7 の金属膜であるRu膜を、ドライエッチング より所定の形状を加工する。ここで、後の 程で、上部電極コンタクトを形成するため 、上部電極1上のリセット電極7用の金属膜と 絶縁膜6は、コンタクトホール状に除去され いる。したがって、MIM型素子の左右側面に かれて見える図中のリセット電極7はMIM型素 側面を包む状態で繋がっている。
次に図11(e)に示すように、層間絶縁膜12を 形成する。
さらに、図11(f)に示すように、ドライエ チング技術を用いて、所定の領域の層間絶 膜12を除去し、コタクトホールを形成する。 ここで、上部電極1用コンタクトホールはリ ット電極7と接しないように目合わせを行い 開口する。層間絶縁膜12はCVD技術により形 したシリコン酸化膜である。
最後に、図11(g)に示すように、CMP(Chemical Mechanical Polishing)技術と電解メッキ技術を駆 して、上部電極ビア配線18及びリセット電極 ビア配線17を形成する。
本発明の第2の実施例におけるMIM形素子の 動作原理を、図12(a)、図12(b)、図12(c)に示す。
まず、図12(a)に示すように、初期状態に いて、MIM型素子はオフ状態であり、抵抗変 材料11であるNiO膜は、膜中に、ほぼ均一にNi 損10を含んでいる。
次に、図12(b)に示すように、NiO膜に上部 極1及び下部電極3を介して、電圧を印加する と、Ni欠損10を介してNiが拡散し析出すること で、上部電極1と下部電極3間でホール伝導が 能な電流経路(フィラメント)9が形成され、 ン状態となる。このとき、上部電極1と下部 電極3間には、MOSトランジスタからなる回路 よる電流制御機構(不図示)が付加されており 、セット時に大電流が流れて回路を破壊して しまうことを防ぐ。
次に、図12(c)に示すように、下部電極3と セット電極7間に及び上部電極1とリセット 極7間に絶縁膜6を介して電圧を印加し、上部 電極1と下部電極3の電位を同じにすると、NiO 中のNiが膜中のNi欠損10を介して再拡散し析 することで、上部電極1とリセット電極7間 あるいは下部電極3とリセット電極7間に、ホ ール伝導が可能な電流経路(フィラメント)9’ 、9”を形成する。このとき、リセット電極7 NiO膜の間には絶縁膜6が形成されているので 、下部電極3とリセット電極7間に電流はほと ど流れない。
さらに、上部電極1あるいは下部電極3と セット用電極7間に電流経路(フィラメント)9 、9”が形成されるために、NiO膜中のNiが膜 を再拡散するので、上部電極1と下部電極3 に形成されていたフィラメント9(図12(b))は分 解され、図12(c)に示すように、上部電極1と下 部電極3間の電流経路は切断される。これに り、上部電極1と下部電極3間にリセット電流 をほとんど流すことなく、上部電極1と下部 極3間をオフ状態にすることが可能である。 のような操作により、大電流を流すことな 、繰り返しのスイッチ動作が可能となる。
<実施例3>
本発明の第3の実施例として、LSI配線の層間
絶縁膜にコンタクトホールを開口し、MIM型素
子をコンタクトホールに埋め込む構造を図13(
j)に示す。
図13(j)に示すように、リセット電極7を、M IM型素子の側面、すなわち、下部電極3が抵抗 変化材料11と接している面に対して、垂直な 方向にリセット電極7と絶縁膜6の接合面、 び絶縁膜6と抵抗変化材料11の接合面を配置 、リセット電極に形成したビアホールに下 電極3と抵抗変化材料11を埋め込む構造とす ことで、目合わせ露光が不要となり、素子 微細化を容易にすることが可能となる。
図13(a)~図13(j)は本発明の形態に関わるMIM 素子の作製工程を示した断面図である。図13 (a)~図13(j)はCMOSトランジスタからなるLSIの配 層にMIM型素子を形成する製造プロセスであ 。
まず、図13(a)に示すように、下部配線16と それにつながる下部ビア配線14をCMP(Chemical Me chanical Polishing)技術と電解メッキ技術を駆使 て形成する。これらの前段階の製造プロセ は実施例1と共通であるので省略する。
次に、下部ビア配線14上にMIM型素子の下 電極3を形成し、下部電極3をドライエッチン グ技術により所定の形状に加工する。下部電 極3は、後の工程で形成する上部電極1と異な 材料であってもよいが、好ましくは、上部 極1と下部電極3は同じ材料である。上部電 1と下部電極3の電極はPt、Ir、Ru、Ti、TaW、Cu らなる群から選ばれる金属、あるいはそれ の酸化物、あるいはそれらの窒化物である とが好ましい。
本実施例においては、加工の容易性から 部電極3と後の工程で形成する上部電極1を にRuとする。上部電極1と下部電極3のためのR uはスパッタにより成膜することができる。
次に、図13(b)に示すように、下部電極3とリ ット電極7を分離するための層間絶縁膜8を 成する。この層間絶縁膜8上にリセット電極7 用金属膜を形成する。層間絶縁膜8はSiO 2 あるいはSiNを用いる。これらの絶縁膜は均一 性の観点から、好ましくはCVD法、さらに好ま しくはALD(Atomic Layer Deposition)法で形成する。
層間絶縁膜8の膜厚は100nm~5nmの範囲で設定可
能であるが、下部電極3とリセット電極7を分
しリーク電流を抑える観点から、10nm以上、
素子の微細化の観点から、50nm以下、
に設定することが好ましい。
本実施例では、CVD法により堆積した30nmのSiO 2 膜を用いた。
本実施例においては、リセット電極7用の 金属膜は上部電極1及び後述の下部電極3と異 る電極材料によって形成されてもよいが、 ましくは、上部電極1と下部電極3と同じ材 である。リセット電極7の材料は上部電極1及 び下部電極3と同様にPt、Ir、Ru、Ti、TaW、Cuか なる群から選ばれる金属、あるいはそれら 酸化物、あるいはそれらの窒化物であるこ が好ましい。本実施例では加工の容易性と 部電極3と同様の材料であるRuとする。リセ ト電極7のためのRuはスパッタにより成膜す ことができる。
リセット電極7用の金属膜の厚さは200nmか 5nmの範囲で設定可能であるが、素子の微細 の観点から、100nm以下、後の工程で形成す 抵抗変化材料に十分な電界強度を印加する めに、20nm以上に設定することが好ましい。 実施例においては、リセット電極7用の金属 膜の厚さは50nmとした。
次に図13(c)に示すように、Ru膜をドライエ ッチングにより所定の形状に加工しリセット 電極7を形成する。
次に図13(d)に示すように、層間絶縁膜12を 形成し、ドライエッチング技術を用いて、所 定の領域の層間絶縁膜12を除去し、コタクト ールを形成する。層間絶縁膜12はCVD技術に り形成したシリコン酸化膜である。続けて 図13(e)に示すように、コンタクトホール底の 金属膜(リセット電極)7と、層間絶縁膜8を除 し、コンタクトホール底に下部電極3表面を 出させる。
次に、層間絶縁膜12の表面、コンタクト ール内に絶縁膜6を形成し、これをドライエ チング技術を用いて異方性エッチングする とにより、図13(f)に示すように、コンタク ホール内壁に絶縁膜6からなる側壁を形成す 。
この絶縁膜6からなる側壁は(以下、単に、 絶縁膜6」いう)、抵抗変化材料11とリセット 極7を分離し、リセット動作時にリセット電 極7と下部電極3及び上部電極1間に大電流が流 れることを防止する役割がある。絶縁膜6は SiO 2 、SiNあるいは高誘電率膜を用いる。これらの 絶縁膜は均一性の観点から、好ましくはCVD法 、さらに好ましくはALD(Atomic Layer Deposition)法 で形成する。
絶縁膜6は、抵抗変化材料11とリセット電極7 間のリーク電流を抑制しつつ、電圧を効率的 に印加する必要があることから、好ましくは 、高誘電率膜が用いられる。高誘電率膜は、 Ta 2 O 3 、HfO 2 、HfSiO、ZrO、ZrSiO、LaO 2 、Al 2 O 3 からなる群から選ばれる金属酸化物を用いる 。さらに好ましくは、HfO 2 、HfSiOが用いられる。
絶縁膜6の膜厚は、エッチング条件の設定 により、50nm~1nmの範囲で設定可能であるが、 子の微細化の観点から、20nm以下、信頼性確 保の観点から、5nm以上に設定することが好ま しい。本実施例では、加工性の容易性の観点 からALD法により形成したSiN膜を用い、エッチ ング条件を調整して膜厚10nmに調整した。
次に、図13(g)に示すように、抵抗変化材 11、上部電極1を形成する。抵抗変化材料11は NiO膜を用いる。NiO膜はスパッタによっても形 成可能であるが、膜の緻密性とコンタクトホ ールへの埋め込み性を向上させる観点から、 CVD(Chemical Vapor Deposition)法によって形成する とが好ましい。CVD法によるNiO膜の製造プロ スは、実施例1と共通であるので省略する。
次に、図13(h)に示すように、ドライエッ ング技術を用いて、上部電極1とNiO膜よりな 抵抗変化材料11を所定の形状に加工する。
次に、図13(i)に示すように、層間絶縁膜12 を形成し、上部電極1及びリセット電極7にコ タクト穴を開口する。
最後に、図13(j)に示すように、CMP(Chemical Mechanical Polishing)技術と電解メッキ技術を駆 して、上部電極ビア配線18及びリセット電極 ビア配線17を形成する。MIM型素子を本実施例 ような構造とすることで、MIM型素子の抵抗 化材料11が、ドライエッチング加工におけ ダメージを受けることがなく、さらに、素 の微細化を容易にすることが可能である。
本実施例におけるMIM形素子の動作原理を 14(a)、図14(b)、図14(c)に示す。
まず、図14(a)に示すように、初期状態に いて、MIM型素子はオフ状態であり、抵抗変 材料11であるNiO膜は膜中に均一にNi欠損10を んでいる。
次に、図14(b)に示すように、NiO膜に上部 極1及び下部電極3を介して、電圧を印加する と、Ni欠損10を介してNiが拡散し析出すること で、上部電極1と下部電極3間でホール伝導が 能な電流経路(フィラメント)9が形成され、 ン状態となる。このとき、上部電極1、下部 電極3間にはMOSトランジスタからなる回路に る電流制御機構が付加されており、セット に大電流が流れて回路を破壊してしまうこ を防ぐ。
次に、図14(c)に示すように、下部電極3と セット電極7間に及び上部電極1とリセット 極7間に絶縁膜6を介して電圧を印加し、上部 電極1と下部電極3の電位を同じにすると、NiO 中のNiが膜中のNi欠損10を介して再拡散し析 することで、上部電極1、あるいは下部電極 3とリセット電極7間にホール伝導が可能な電 径路(フィラメント)9を形成する。このとき リセット電極7とNiO膜の間には絶縁膜6が形 されているので、下部電極3とリセット電極7 間に電流はほとんど流れない。
さらに、上部電極1とリセット電極7間あ いは下部電極3とリセット電極7間にフィラメ ント9’、9”を形成するために、NiO膜中のNi 膜中を再拡散するので、上部電極1と下部電 3間に形成されていたフィラメント9(図14(b) 照)は分解され、上部電極1と下部電極3間の 流経路は切断される。これにより、上部電 1と下部電極3間にリセット電流をほとんど流 すことなく、上部電極1と下部電極3間をオフ 態にすることが可能である。このような操 により、大電流を流すことなく、繰り返し スイッチ動作が可能となる。
なお、本発明の全開示(請求の範囲を含む )の枠内において、さらにその基本的技術思 に基づいて、実施形態ないし実施例の変更 調整が可能である。また、本発明の請求の 囲の枠内において種々の開示要素の多様な み合わせないし選択が可能である。すなわ 、本発明は、請求の範囲を含む全開示、技 的思想にしたがって当業者であればなし得 であろう各種変形、修正を含むことは勿論 ある。
Next Patent: INORGANIC NANOPARTICLE-POLYMER COMPOSITE AND METHOD FOR PRODUCING THE SAME