一种阻变式存储器单元 相关申请的交叉引用 本申请要求于 2011年 11月 25日提交至中国国家知识产权局的中国专利申� ��（申 请号为： 201110382225.4) 的优先权， 其全部内容通过引用合并于此。 技术领域 本发明实施例属于超大规模集成电路制造技术 中的非易失存储器技术领域，具体 涉及一种阻变式非易失存储器结构单元及其工 作机制。 背景技术 半导体存储器是各种电子设备系统不可缺少的 组成部分，而非易失半导体存储器 具有能在断电情况下仍然保存数据的特性，因 而被广泛运用于各种移动、便携式设备， 如手机、 笔记本、 掌上电脑等。 随着特征尺寸不断缩小， 传统的浮栅结构渐渐接近瓶 颈， 而新型阻变式非易失存储器 （Resistance Random Access Memory, 简称 RRAM) 的出现为制造更小、 更快、 更节能的非易失存储器带来了新的希望。 RRAM具有制 备工艺简单、 读写速度快、存储密度高、 非易失以及与传统硅集成电路工艺兼容性好 等优势， 具有十分巨大的应用潜力。

RRAM是基于一些材料的电诱导阻变效应发展起� �的非易失存储器。 它以简单 的 MIM (Metal-Insulator-Metal, 金属-绝缘体 -金属结构） 电容结构为功能器件， 其中 绝缘层材料具有电诱导阻变特性，其电阻会在 特定外加电信号下发生可逆变化。 电阻 由高阻态 （OFF-state) 向低阻态 （ON-state) 转变， 此编程过程为编程 （Set) 操作； 电阻由低阻态向高阻态转变， 此编程过程称为擦除 （Reset) 操作。 根据 Set/Reset编 程过程发生的电压极性相同与否， RRAM主要分单极型（unipolar)和双极型（bipolar) 两种。 其中单极型 RRAM在 Set/Reset过程电压极性相同， 双极型则相反。

lTlRCone transistor one RRAM)是目前常见的 RRAM架构，即一个记忆体 RRAM 与一个作为开关的晶体管 （MOSFET) 的漏端串联， 此晶体管称为选择管。 现有的 1T1R单元选择管制作在体硅衬底上， RRAM制作在选择管上方， 中间有一层厚的氧 化隔离层。 由于 RRAM编程所需要的 Set/Reset电流较大， 为了提供足够大的饱和区 电流， 必须将选择管 MOSFET的宽长比做得很大， 不利于存储器的高密度集成。 - -

发明内容 本发明实施例的目的是提供一种阻变式存储器 单元， 可以降低选择管的宽长比， 从而使存储器阵列的集成度增加。

上述目的是通过如下技术方案实现的：

一种阻变式存储器单元，包括单极型 RRAM和与之串联的作为开关的 MOS晶体 管， 其中 MOS晶体管制作在部分耗尽 SOI ( Silicon-On-Insulator， 绝缘衬底上的硅） 衬底上。

进一步的， 所述 SOI衬底中绝缘体上的硅膜厚度优选为 200nm〜500nm。

所述 SOI衬底中绝缘体层的厚度为 800ηιη〜1μιη。 该绝缘体层通常是二氧化硅。 本发明实施例的阻变存储器单元的一个典型结 构是： 所述 MOS晶体管制作于部 分耗尽 SOI衬底上； 所述 MOS晶体管包括源端、 漏端、 栅介质层和栅极； 所述单极 型 RRAM包括上、下金属层和夹在上下金属层之间� �阻变材料层； 所述 RRAM位于 所述 MOS晶体管上方， 二者之间为隔离层， 隔离层中开有金属通孔， 该金属通孔将 MOS晶体管的漏端和 RRAM的下金属层电连接。

一般的， MOS晶体管和 RRAM之间的隔离层是二氧化硅层。 RRAM的阻变材料 层可以采用但不限于氧化镍、 二氧化锆、掺杂铜的二氧化硅等材料， 上下金属层可以 采用惰性金属， 例如铂、 金、 铜等。

本发明实施例主要利用了 SOI 衬底上制作的 MOS 晶体管所具有的浮体效应 (Floating Body Effect), 这样的 MOS晶体管作为选择管， 可以在小尺寸的情况下为 RRAM提供较大的编程电流。 所谓浮体效应， 又称 Kink效应， 主要发生在部分耗尽 SOI器件中（全耗尽 SOI器件没有此效应）， 表现为 MOSFET饱和区电流的突然增大 (参见文献 KOICHI KATO, TETSUNORI WADA, A DKENJI TANIGUCHI, Analysis of Kink Characteristics in Silicon-on-Insulator MOSFET'S Using Two-Carrier Modeling, IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. SC-20, NO. 1, FEBRUARY 1985 )。 其物理机制为： 漏端高电压导致碰撞电离加剧， 产生大量电子-空穴对， 其中 电子被漏端电场吸引走， 空穴则移动到电势较低的中性体区， 导致体区电势升高， 源 体结正偏， 使得阈值电压降低， 漏端电流增加。

传统的 1T1R单元中选择管制作在体硅衬底上， 而本发明实施例把 1T1R单元架 构做在 SOI衬底上，从而在 Set/Reset阶段给 MOS晶体管的漏端加上足以引发浮体效 应的大偏置电压 （3V ~5V)， 就能够在选择管维持小尺寸的前提下， 为 RRAM提供 较大的电流。 根据文献报道， 对于 SOI衬底上的 MOS晶体管， 在 3V的栅压下， 加 - -

上 3V的源漏电压使浮体效应触发之后， 源漏电流比触发之前增大了约 30% (参见文 献 KOICHI KATO, TETSUNORI WAD A, AKDKENJI TANIGUCHI, Analysis of Kink Characteristics in Silicon-on-Insulator MOSFET'S Using Two-Carrier Modeling, IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. SC-20, NO. 1, FEBRUARY 1985的 Fig. 2， 具有浮体效应的 SOI衬底上制作的 MOS晶体管的 - 曲线图）。 这就意味着， 在 提供相同电流的条件下， SOI衬底上的选择管的宽长比将下降为体硅衬底 上的选择管 的 77%。 假设相同工艺带下栅长不变， 这就意味着存储单元面积下降为原来的 77%， 由此看出， 集成度能得到明显的提高。

本发明实施例的阻变式存储器单元应用时， 将所述 MOS晶体管的源端接地， 栅 极连接字线（Word Line); 所述单极型 RRAM—端的金属层与 MOS晶体管的漏端电 连接， 另一端的金属层连接位线 （Bit Line); 进行编程和擦除的过程如下：

编程 （Set) 阶段， MOS晶体管源端接地， 与 MOS晶体管栅极连接的字线被选 中， 接入高电平 （1V〜2V) 后 MOS晶体管开启； RRAM另一端的位线也被选中， 接入 5V 7V的高电平。 此时 RRAM处于高阻状态， MOS晶体管源端和位线间的电 压大部分降落在 RRAM上， RRAM开启， 电阻下降， 源漏电压渐渐上升。 当源漏电 压到达一定水平 （3V 5V) 时， SOI 本征的浮体效应出现， 源漏电流急速上升， 为

RRAM的编程提供了合适的大电流。

在擦除（Reset)阶段， MOS晶体管源端接地，字线选中后（字线接入高 电平 2V〜

3V), 位线上接入 4V 6V的高电平。 由于此时 RRAM处于低阻态， MOS晶体管源漏 分担了大部分电压， 浮体效应出现， 为 RRAM的擦除提供了大电流。

与现有技术相比，本发明实施例提供的阻变式 存储器单元具有如下优势：将 MOS 选择管制作在 SOI衬底上， 利用其本征的浮体效应为 RRAM的编程和擦除提供大电 流。 现有 1T1R技术里， MOS管由于其驱动能力太小， 驱动 RRAM编程时往往需要 很大的宽长比， 从而限制了 RRAM高集成度的优点。 本发明实施例利用了 SOI器件 的浮体效应， 在相同的宽长比下， SOI衬底上的 MOS晶体管较体硅 MOS晶体管能 提供更大的源漏电流， 从而节省选择管占用的面积， 可有效提高 RRAM阵列集成度。 附图说明 图 1为实施例在部分耗尽 SOI衬底上制作的 1T1R存储器单元的结构示意图，其 中：

1一硅基底， 2—氧化硅层， 3—硅膜， 4一选择管漏端 （连接金属通孔）， 5—选择 一 一

管源端 （接地）， 6—栅氧化层， 7—多晶硅栅 （与字线相连）， 8 氧化隔离层， 9、 11 单极型 RRAM两端的金属层， 10 单极型 RRAM的阻变氧化层， 12—金属通孔。 图 2为本发明实施例的 1T1R单元电路示意图。 其中：

100 字线， 200 位线， 300 制作在 S0I衬底上的 M0S选择管， 400 单极型 RRAM。

图 3 (a)一图 3 (d) 为本发明实施例的 1T1R存储器单元的制备过程示意图， 其中： 图 3 (a) 是 SOI衬底示意图； 图 3 (b) 是在 SOI衬底上制备 N型 M0SFET 作为选择管的示意图； 图 3 ( c) 是在选择管上淀积一层起隔离作用的厚氧化层 ， 并 在漏端打出金属通孔的示意图； 图 3 (d) 是在厚氧化层上制作 RRAM记忆体的示意 图。 具体实施方式 为使本发明实施例的上述目的、特征和优点能 够更加明显易懂， 下面结合附图对 本发明的具体实施方式做详细的说明。

如图 1所示，本发明实施例的阻变式存储器单元制� �在 S0I衬底上，其结构包括 制作 S0I衬底上的 M0S选择管和制作在选择管上方的单极型 RRAM,二者之间是一 层厚的氧化隔离层 8。 其中， S0I衬底包括硅基底 1、 氧化硅层 2和硅膜 3 ; M0S选 择管包括漏端 4 (连接金属通孔）， 源端 5 (接地）， 栅氧化层 6和多晶硅栅 7 (与字 线相连）； 单极型 RRAM包括两端的金属层 9、 11和中间的阻变氧化层 10， 其中金 属层 9通过金属通孔 12连接 M0S选择管的漏端 4。 由此构成一个 1T1R单元， 其电 路示意图见图 2， 100是字线 （接 M0S选择管栅极）， 200是位线 （接 RRAM的上金 属层）， 300虚框内部分是指制作在 S0I衬底上的 M0S选择管， 400虚框内部分是指 单极型 RRAM。

上述 S0I衬底上 1T1R单元的制备过程如下：

( 1 ) 选用合适的 S0I衬底， 如图 3 (a) 所示， 包括硅基底 1、 氧化硅层 2和硅 膜 3， 要保证器件能够部分耗尽， 硅膜 3的厚度约为 300nm， 氧化硅层 2的厚度约为

800nm _;

(2)在 S0I衬底上制备作为选择管的 N型 M0SFET,如图 3(b)所示，该 M0SFET 包括漏端 4、 源端 5、 栅氧化层 6和多晶硅栅 7;

(3 )在选择管上淀积一层起隔离作用的厚氧化层 8， 并形成金属通孔 12与漏端 4连接， 实现选择管和 RRAM记忆体的串联， 如图 3 ( c) 所示；

(4) 在氧化层 8上制作单极型 RRAM记忆体， 包括金属层 9、 11， 以及夹在中 间的阻变氧化层 10， 如图 3 (d) 所示。 所用材料可以选择但不限于： 阻变氧化层 10 采用氧化镍， 记忆体两端金属接触层 9和 11采用金属铂。

上述阻变式存储器单元的 MOS选择管并非制作在传统的体硅衬底上， 而是制作 在 SOI衬底上。 如前所述， 将 1T1R结构中的 MOS选择管制作在 SOI衬底上能在一 定的宽长比限制下有效提高选择管的源漏电流 ，进而提高阻变式非易失存储器件的集 成度， 从而提高存储器件的存储密度， 提升存储器件性能。

上述阻变式 1T1R存储器单元的电路连接如图 2所示， 在对 RRAM记忆体进行 编程 /擦除过程中， 加在位线 200上的漏端电压足够大， 能够引发 SOI衬底上的 MOS 选择管的浮体效应， 饱和电流大幅上升， 为 RRAM的编程 /擦除提供足够大的电流， 从而有效减少选择管占据的面积， 有利于 RRAM阵列的集成。

下面结合图 2详细说明对图 2中的 RRAM 400进行编程的方法：

( 1 )将和 RRAM 400串联的 MOS选择管 300的字线 100接 1.5V高电平， 源端 接地；

(2) 将位线 200接 5 7V电压， 引发 MOS选择管的浮体效应；

(3 ) RRAM 400达到 Set电压， 被编程。

擦除方法是：

( 1 ) 字线 100维持 2.5V高电平， 源端接地；

(2) 将位线 200接 3 5V电压， 引发 MOS选择管的浮体效应；

(3 ) RRAM 400达到 Reset电压， 被擦除。

以上所述， 仅是本发明的较佳实施例而已， 并非对本发明作任何形式上的限制。 任何熟悉本领域的技术人员，在不脱离本发明 技术方案范围情况下， 都可利用上述揭 示的方法和技术内容对本发明技术方案做出许 多可能的变动和修饰，或修改为等同变 化的等效实施例。 因此， 凡是未脱离本发明技术方案的内容， 依据本发明的技术实质 对以上实施例所做的任何简单修改、等同变化 及修饰，均仍属于本发明技术方案保护 的范围内。