以下、本発明の好ましい実施の形態を、図� ��を参照しながら説明する。

 (第1実施形態)
 [構成]
 図1は、本発明の第1実施形態の抵抗変化型� �子の構成の一例を示した模式図である。

 図1に示すように、本実施形態の抵抗変化型 素子10は、基板1と、基板1の上に形成された� �部電極2(第1電極)と、下部電極2の上に形成さ れた抵抗変化層3と、抵抗変化層3の上に形成� ��れた上部電極4(第2電極)と、を備える。下部 電極2と上部電極4とは、それぞれ抵抗変化層3 に電気的に接続されている。なお、上部電極 4が第1電極、下部電極2が第2電極であっても� �い。

 基板1は、例えばシリコン基板により構成さ れる。

 下部電極2および上部電極4は、例えば、Ag(� �)、Au(金)、Pt(白金)、Ru(ルテニウム)、RuO ₂ (酸化ルテニウム)、Ir(イリジウム)、IrO ₂ (酸化イリジウム)、TiO(酸化チタン)、TiN(窒化� ��タン)、TiAlN(窒化チタンアルミニウム)、Ta(� �ンタル)、TaN(窒化タンタル)よりなる群から� �ばれた一つあるいは複数の材料を用いて構� �することができる。これらの材料は、300℃� �度の温度でも安定であり、後述する抵抗変� �層3の成膜時の条件にも適合する。

 抵抗変化層3は、(Zn _x Fe _1-x )Fe ₂ O ₄ の化学式で表されるスピネル構造を有する材 料よりなる。すなわち、抵抗変化層3の材料� �、Fe ₃ O ₄ (四酸化三鉄)を主成分として、Zn(亜鉛)を不純 物として含む。

 X(不純物としてのZnの割合)の値は0.65以上で� ��ることが好ましい。Xの数値範囲の上限は、 例えば1以下(X≦1)としてもよいし、1未満(X< 1)としてもよい。なお、Xの値は、0.65以上0.85� ��下とすることがより好ましい。かかる構成( 0.65≦X≦0.85である構成)では、フォーミング� �不要となる。

 抵抗変化層3の厚みは1μm以下であることが� �ましい。かかる構成により、電圧パルス印� �によって抵抗変化型素子の抵抗値を変化さ� �ることが充分に可能となる。

 抵抗変化層3の厚みは200nm以下であることが� ��らに好ましい。かかる構成により、パター� ��ニングプロセスにおいてリソグラフィーを� ��用する場合に、加工し易くなり、抵抗変化� ��素子の抵抗値を変化させる電圧パルスの電� ��値を低くすることが可能となる。

 抵抗変化層3の厚みは、少なくとも10nm以上� �あることが好ましい。かかる構成により、� �圧印加時のブレークダウン(絶縁破壊)をより 確実に回避することが可能となる。

 なお、抵抗変化型素子の抵抗値を変化させ� ��電圧パルスの電圧値を低くするという観点� ��らは、抵抗変化層3の厚みは薄いほど好まし い。

 [製造方法]

 まず、基板1の上に、スパッタリングなどに より、下部電極2(厚さは例えば0.2μm)が形成さ れる。ZnFe ₂ O ₄ のターゲットとFe ₃ O ₄ のターゲットが用意され、スパッタリングに よりそれぞれのターゲットを同時に放電させ て、下部電極2の上に(Zn _x Fe _1-x )Fe ₂ O ₄ の化学式で表されるスピネル構造を有する抵 抗変化層3が形成される。さらに抵抗変化層3� ��上に、スパッタリングなどにより上部電極4 (厚さは例えば0.2μm)が形成され、抵抗変化型� ��子10が得られる。

 下部電極2や上部電極4、抵抗変化層3の大き� ��や形状は、マスクとリソグラフィによって� ��整可能である。

 抵抗変化層3のXの値は、それぞれのターゲ� �トへの印加電圧を調整することにより容易� �調整されうる。基板温度は300℃とすること� �できる。

 [動作]

 図1に示すように、抵抗変化型素子10の使用� ��には、下部電極2と上部電極4とが、それぞ� �電源5(電圧パルス印加装置)の異なる端子に� �気的に接続される。電源5は、抵抗変化型素� ��10を駆動するための電源である。電源5は、� ��部電極2と上部電極4との間に所定の電圧お� �び時間幅の電気パルス(電圧パルス)を印加可 能に構成されている。以下、電圧パルスの電 圧は下部電極2を基準にした上部電極4の電位� ��特定されるものとする。

 電源5により該電気パルスが印加されると、 抵抗変化層3の抵抗値(電気抵抗)は増加または 減少する。以下、抵抗変化層3の抵抗値が高� �所定の値にある場合を、抵抗変化型素子10が 高抵抗状態にあるといい、抵抗変化層3の抵� �値が高抵抗状態よりも低い所定の値にある� �合を、抵抗変化型素子10が低抵抗状態にある という。

 例えば、高抵抗状態にある抵抗変化型素子1 0に電圧が第1の電圧でパルス幅が第1のパルス 幅の電圧パルス(第1電圧パルス:短パルス)が� �加された場合には、抵抗変化型素子10は低抵 抗状態へと変化する。低抵抗状態にある抵抗 変化型素子10に第1電圧パルスと同極性の短パ ルスが印加されても、抵抗変化型素子10は低� ��抗状態のまま変化しない。

 一方、低抵抗状態にある抵抗変化型素子1 0に電圧が第1の電圧より低い第2の電圧でパル ス幅が第1のパルス幅より長い第2のパルス幅� ��電圧パルス(第2電圧パルス:長パルス)が印加 された場合には、抵抗変化型素子10は高抵抗� ��態へと変化する。高抵抗状態にある抵抗変� ��型素子10に第2電圧パルスと同極性の長パル� ��が印加されても、抵抗変化型素子10は高抵� �状態のまま変化しない。

 本実施形態において、長パルスは短パルス� ��電圧の極性は同じ(例えば、いずれも正の電 圧パルス)にすることができる。すなわち、� �実施形態の抵抗変化型素子は、ユニポーラ� �の駆動に用いることができる。本実施形態� �抵抗変化型素子10では、例えば、第1の電圧� �+3V、第1のパルス幅を100ns、第2の電圧を+2V、� ��2のパルス幅を1msとすることができる。

 本実施形態においては、高抵抗状態を「0」 に対応させ、低抵抗状態を「1」に対応させ� �抵抗変化型素子10の初期状態は高抵抗状態(� �0」)にあるものとする。なお、いずれの抵抗 状態にいずれの値を割り当てるか、およびい ずれの抵抗状態を初期状態とするかは任意で ある。

 図2は、本発明の第1実施形態の抵抗変化型� �子を動作させる回路の一例を示す図である� �ここでは、抵抗変化型素子10はメモリとして 使用され、1ビットデータの処理(書き込みと� ��み出し)を行うものとする。図2の回路は、� �抗変化型素子10と、第1端子11と第2端子12とを 備えている。抵抗変化型素子10の上部電極4は 第1端子11に電気的に接続されており、下部電 極2は第2端子12に電気的に接続されている。

 図3は、本発明の第1実施形態の抵抗変化型� �子にデータを書き込む場合における動作を� �す図である。図4は、本発明の第1実施形態の 抵抗変化型素子にデータを書き込む際の抵抗 値変化を示す図である。図3に示すように、� �き込み時には、第2端子12は接地(グランド:GND )され、第1端子11に電圧パルスが印加される� �電圧パルスは、下部電極2および接地点を基� ��に特定される。

 第1端子11に短パルスが印加されると、図4に 示すように抵抗変化型素子10の抵抗値は、高� ��抗状態のRbから低抵抗状態のRaへと減少する 。一方、第1端子11に長パルスが印加されると 、図4に示すように抵抗変化型素子10の抵抗値 は、低抵抗状態のRaから高抵抗状態のRbへと� �加する。

 抵抗変化型素子10に、「1」を表す1ビットデ ータを書き込む(記録する)場合には、抵抗変� ��型素子10は低抵抗状態へと変化する(もとも� ��低抵抗状態にあって変化しない場合を含む) 。かかる動作を、「低抵抗状態への書き込み 」と呼ぶ。低抵抗状態への書き込みにおいて は、図3の第2端子12が接地され、第1端子11に� �き込み用の短パルスが印加される。かかる� �作によれば、抵抗変化型素子10には短パルス が印加され、抵抗変化型素子10の抵抗値は低� ��抗状態のRaとなる。すなわち、電圧パルス� �加前の抵抗値がRbの場合にはRaへと変化し、� ��圧パルス印加前の抵抗値がRaの場合にはRaの まま変化しない。以上の方法により、抵抗変 化型素子10の低抵抗状態への書き込みが行わ� ��る。

 抵抗変化型素子10に、「0」を表す1ビットデ ータを書き込む(記録する)場合には、抵抗変� ��型素子10は高抵抗状態へと変化する(もとも� ��高抵抗状態にあって変化しない場合を含む) 。かかる動作を、「高抵抗状態への書き込み 」と呼ぶ。高抵抗状態への書き込みにおいて は、図3の第2端子12が接地され、第1端子11に� �き込み用の長パルスが印加される。かかる� �作によれば、抵抗変化型素子10には長パルス が印加され、抵抗変化型素子10の抵抗値は高� ��抗状態のRbとなる。すなわち、電圧パルス� �加前の抵抗値がRbの場合にはRbのまま変化せ� ��、電圧パルス印加前の抵抗値がRaの場合に� �Rbへと変化する。以上の方法により、抵抗変 化型素子10の高抵抗状態への書き込みが行わ� ��る。

 図5は、本発明の第1実施形態の抵抗変化型� �子に書き込まれたデータを読み出す場合に� �ける動作を示す図である。図6は、本発明の� ��1実施形態の抵抗変化型素子において、読み 出し時に回路を流れる電流と抵抗変化型素子 の抵抗値との関係を示す図である。図5に示� �ように、書き込み時には、第2端子12は接地(� ��ランド:GND)され、第1端子11に読出電圧が印� �される。読出電圧は、下部電極2および接地� ��を基準に特定される。

 第1端子11に読出電圧が印加されると、抵抗� ��化型素子10の抵抗値に応じた電流が回路を� �れる。すなわち、図6に示すように、抵抗変� ��型素子10の抵抗値が低抵抗状態のRaのときに は出力される電流値がIaとなり、抵抗変化型� ��子10の抵抗値が高抵抗状態のRbのときには出 力される電流値がIbとなる。

 抵抗変化型素子10の抵抗状態を読み出す場� �、図5の第2端子12が接地され、第1端子11に読� ��電圧が印加される。読出電圧は例えば+0.5V� �設定される。抵抗変化型素子10に読出電圧が 印加されると、回路を流れる電流の大きさは 、抵抗変化型素子の抵抗値に応じた電流値と なる。第1端子11と第2端子12との間を流れる電 流の電流値を検出することにより、抵抗変化 型素子10の抵抗値が得られる。すなわち、電� ��値がIaであれば、抵抗変化型素子10の抵抗値 が低抵抗状態のRaであるから、抵抗変化型素� ��10に書き込まれているデータが「1」である� ��とが分かり、電流値がIbであれば、抵抗変� �型素子10の抵抗値が高抵抗状態のRbであるか� ��、抵抗変化型素子10に書き込まれているデ� �タが「0」であることが分かる。以上の方法� ��より、抵抗変化型素子10に書き込まれてい� �データの読み出しが行われる。

 本実施形態の抵抗変化型素子10は、電源を� �っても抵抗値が変化しない不揮発性を有す� �。

 [効果]

 本実施形態の抵抗変化型素子では、書き込� ��時の電圧パルスが全て同じ極性である(ユニ ポーラ駆動可能である)という特性を有する� �ユニポーラ駆動が可能になると、一方向型� �ダイオードを用いたクロスポイント型のメ� �リアレイを構成できる。クロスポイント型� �メモリアレイでは積層が容易となり、集積� �を向上できる。

 本実施形態の抵抗変化型素子は、300℃程度� ��いう低温で製造可能であるために、従来の� ��導体製造プロセス(400℃~500℃)との親和性も� ��い。

 本実施形態の抵抗変化型素子では、さらにZ nの量を適切に調整することによって、フォ� �ミングが不要となる。

 本実施形態の抵抗変化型素子は、抵抗変化� ��がアモルファス構造ではなく多結晶構造を� ��する。よって、従来の抵抗変化型素子より� ��長時間使用してもメモリとしての信頼性が� ��持できる(エンデュランスが長い)。

 [変形例]

 第1の電圧、第1のパルス幅、第2の電圧、第2 のパルス幅、読出電圧の値は、上述の値に限 定されない。実際に製造される抵抗変化型素 子に適合した値であれば、どのような値であ ってもよい。

 下部電極2と抵抗変化層3との間および抵抗� �化層3と上部電極4との間には、別の層が挟持 されていてもよい。下部電極2と抵抗変化層3� ��が電気的に接続され、抵抗変化層3と上部電 極4とが電気的に接続されていればよい。

 上述の説明では、ZnFe ₂ O ₄ とFe ₃ O ₄ のターゲット材料を同時放電させてスパッタ リングを行い、スパッタリング時の各ターゲ ットの投入電力を調整することにより、(Zn _X Fe _1-X )Fe ₂ O ₄ の化学式のXの値を変化させる例を示した。� �かし、抵抗変化層の成分を調整する方法は� �れだけに限定されるものではない。例えば� �ZnFe ₂ O ₄ とFe ₃ O ₄ を所定の比率で混合したターゲットを用いて スパッタリングを行えば、(Zn _X Fe _1-X )Fe ₂ O ₄ の化学式のXの値を変化させることができる� �

 (実施例)
 [実施例1]

 シリコン基板の上に、0.2μmの厚さとなるよ� ��に、Ptよりなる下部電極(大きさは20μm×20μm) がスパッタリングにより形成された。ZnFe ₂ O ₄ とFe ₃ O ₄ のターゲットが用意され、スパッタリングに よりそれぞれのターゲットが同時に放電させ され、マスクとリソグラフィを用いて、下部 電極の上に(Zn _x Fe _1-x )Fe ₂ O ₄ の化学式で表されるスピネル構造を有する抵 抗変化層(大きさは10μm×10μm:面積100μm ² )が形成された。抵抗変化層を形成する時の� �板温度は300℃とした。下部電極と抵抗変化� �とが接する部分の大きさは2μm×2μm(面積4μm ² )とした。抵抗変化層の厚さは100nmとした。さ らに、抵抗変化層の上に、0.2μmの厚さとなる ように、マスクとリソグラフィを用いて、Pt� ��りなる上部電極(大きさは2μm×2μm)がスパッ� ��リングにより形成され、抵抗変化型素子が� ��られた。上部電極と抵抗変化層とが接する� ��分の大きさは2μm×2μm(面積4μm ² )とした。

 実施例1では、抵抗変化層を構成する(Zn _x Fe _1-x )Fe ₂ O ₄ のXの値が0.65となるように、それぞれのター� ��ットに印加される電圧が調整された。Xの値 は、RBS(ラザフォードバックスキャッタリン� �)法および蛍光X線分析法の2つを組み合わせ� �検証された。検証の結果、Xの値は0.65であっ た。

 上記方法により得られた抵抗変化型素子が� ��源に接続され、短パルス(電圧:+3V、パルス� �:100ns)と長パルス(電圧:+2V、パルス幅:1ms)が交 互に印加された。電圧は、下部電極に対する 上部電極の電位が高くなる電圧をプラスとし た。

 電圧パルスが印加されるたびに、抵抗変化� ��素子の抵抗値が測定された。測定時には、+ 0.5Vの電圧が 秒程度印加された。この程度の 電圧では抵抗変化型素子の抵抗値は変化しな かった。印加された電圧(+0.5V)と流れる電流� �から、抵抗変化型素子の抵抗値が計算され� �。

 本実施例の抵抗変化型素子は、電源を切っ� ��も抵抗値が変化しない不揮発性を有するこ� ��が確認された。

 図7は、実施例1の抵抗変化型素子に対して� �圧パルスを印加したときの抵抗値変化を示� �図である。図に示すように、1回目のパルス� ��加(短パルスの印加)により、高抵抗状態(約1 60ω)から低抵抗状態(約40ω)へと変化した。2回 目のパルス印加(長パルスの印加)により、低� ��抗状態から高抵抗状態へと復帰した。その� ��は、2種類の電圧パルス(短パルスと長パル� �)の印加により、安定して低抵抗状態と高抵� ��状態の間を周期的に遷移した。すなわち、� ��施例1で得られた抵抗変化型素子は1回目の� �ルス印加から良好なメモリ特性を有してい� �。よって、実施例1の抵抗変化型素子は、フ� ��ーミングが不要であって、各層を形成して� ��られた抵抗変化型素子をそのままの状態で� ��モリとして用いることができることが分か� ��た。

 実施例1の抵抗変化型素子が低抵抗状態にあ るときに短パルスを印加しても、抵抗値は実 質的に変化せず、低抵抗状態のままであった 。一方、該抵抗変化型素子が高抵抗状態にあ るときに長パルスを印加しても、抵抗値は実 質的に変化せず、高抵抗状態のままであった 。以上の結果から、実施例1の抵抗変化型素� �は上書き可能であることが分かった。

 [実施例2]

 実施例2では、パラメータが違うことを除け ば、実施例1と同様の方法で抵抗変化型素子� �形成され、書き込みおよび読み出しが行わ� �た。

 すなわち、実施例2では抵抗変化層を構成す る(Zn _x Fe _1-x )Fe ₂ O ₄ のXの値が0.75となるように、それぞれのター� ��ットに印加される電圧が調整された。Xの値 は、RBS(ラザフォードバックスキャッタリン� �)法および蛍光X線分析法の2つを組み合わせ� �検証された。検証の結果、Xの値は0.75であっ た。

 本実施例の抵抗変化型素子は、電源を切っ� ��も抵抗値が変化しない不揮発性を有するこ� ��が確認された。

 図8は、実施例2の抵抗変化型素子に対して� �圧パルスを印加したときの抵抗値変化を示� �図である。図に示すように、1回目のパルス� ��加(短パルスの印加)により、高抵抗状態(約3 20ω)から低抵抗状態(約30ω)へと変化した。2回 目のパルス印加(長パルスの印加)により、低� ��抗状態から高抵抗状態へと復帰した。その� ��は、2種類の電圧パルス(短パルスと長パル� �)の印加により、安定して低抵抗状態と高抵� ��状態の間を周期的に遷移した。すなわち、� ��施例2で得られた抵抗変化型素子は1回目の� �ルス印加から良好なメモリ特性を有してい� �。よって、実施例2の抵抗変化型素子は、フ� ��ーミングが不要であって、各層を形成して� ��られた抵抗変化型素子をそのままの状態で� ��モリとして用いることができることが分か� ��た。

 実施例2の抵抗変化型素子が低抵抗状態にあ るときに短パルスを印加しても、抵抗値は実 質的に変化せず、低抵抗状態のままであった 。一方、該抵抗変化型素子が高抵抗状態にあ るときに長パルスを印加しても、抵抗値は実 質的に変化せず、高抵抗状態のままであった 。以上の結果から、実施例2の抵抗変化型素� �は上書き可能であることが分かった。

 [実施例3]

 実施例3では、パラメータが違うことを除け ば、実施例1と同様の方法で抵抗変化型素子� �形成され、書き込みおよび読み出しが行わ� �た。

 すなわち、実施例3では抵抗変化層を構成す る(Zn _x Fe _1-x )Fe ₂ O ₄ のXの値が0.85となるように、それぞれのター� ��ットに印加される電圧が調整された。Xの値 は、RBS(ラザフォードバックスキャッタリン� �)法および蛍光X線分析法の2つを組み合わせ� �検証された。検証の結果、Xの値は0.85であっ た。

 本実施例の抵抗変化型素子は、電源を切っ� ��も抵抗値が変化しない不揮発性を有するこ� ��が確認された。

 図9は、実施例3の抵抗変化型素子に対して� �圧パルスを印加したときの抵抗値変化を示� �図である。図に示すように、1回目のパルス� ��加(短パルスの印加)により、高抵抗状態(約5 00ω)から低抵抗状態(約30ω)へと変化した。2回 目のパルス印加(長パルスの印加)により、低� ��抗状態から高抵抗状態へと復帰した。その� ��は、2種類の電圧パルス(短パルスと長パル� �)の印加により、安定して低抵抗状態と高抵� ��状態の間を周期的に遷移した。すなわち、� ��施例3で得られた抵抗変化型素子は1回目の� �ルス印加から良好なメモリ特性を有してい� �。よって、実施例3の抵抗変化型素子は、フ� ��ーミングが不要であって、各層を形成して� ��られた抵抗変化型素子をそのままの状態で� ��モリとして用いることができることが分か� ��た。

 実施例3の抵抗変化型素子が低抵抗状態にあ るときに短パルスを印加しても、抵抗値は実 質的に変化せず、低抵抗状態のままであった 。一方、該抵抗変化型素子が高抵抗状態にあ るときに長パルスを印加しても、抵抗値は実 質的に変化せず、高抵抗状態のままであった 。以上の結果から、実施例3の抵抗変化型素� �は上書き可能であることが分かった。

 [実施例4]

 実施例4では、実施例3で得られたX=0.85の抵� �変化型素子を用いて、エンデュランス特性(� ��作の安定性)が検証された。

 図10は、実施例3で得られた抵抗変化型素子� ��対し、約1000回の低抵抗状態への書き込み動 作(電圧:+3V、パルス幅:100ns)と高抵抗状態への 書き込み動作(電圧:+2V、パルス幅:1ms)を繰り� �した時の抵抗値変化を示す図である。図に� �すように、書き込みが1000回以上繰り返され� ��も、抵抗変化型素子は、安定して低抵抗状� ��と高抵抗状態の間を周期的に遷移すること� ��分かった。また、実験の開始(図9)から最後( 図10)まで、低抵抗状態における抵抗値と高抵 抗状態における抵抗値がほとんど変化してい ないことが分かった。よって、実施例3で得� �れた抵抗変化型素子は、良好なエンデュラ� �ス特性を示すことが分かった。

 [実施例5]

 実施例5では、パラメータが違うことと、フ ォーミングを行ったこととを除けば、実施例 1と同様の方法で抵抗変化型素子が形成され� �書き込みおよび読み出しが行われた。

 すなわち、実施例5では抵抗変化層を構成す る(Zn _x Fe _1-x )Fe ₂ O ₄ のXの値が0.90となるように、それぞれのター� ��ットに印加される電圧が調整された。Xの値 は、RBS(ラザフォードバックスキャッタリン� �)法および蛍光X線分析法の2つを組み合わせ� �検証された。検証の結果、Xの値は0.90であっ た。

 本実施例の抵抗変化型素子は、電源を切っ� ��も抵抗値が変化しない不揮発性を有するこ� ��が確認された。

 実施例5で得られた抵抗変化型素子では、フ ォーミング(+5V、100nsの電圧印加)を行うこと� �、抵抗変化型素子としての特性を示すよう� �なった。

 図11は、実施例5の抵抗変化型素子に対して� ��圧パルスを印加したときの抵抗値変化を示� ��図である。図に示すように、フォーミング� ��、1回目のパルス印加(短パルスの印加)によ� ��、高抵抗状態(約2400ω)から低抵抗状態(約30ω )へと変化した。2回目のパルス印加(長パルス の印加)により、低抵抗状態から高抵抗状態� �と復帰した。その後は、2種類の電圧パルス( 短パルスと長パルス)の印加により、安定し� �低抵抗状態と高抵抗状態の間を周期的に遷� �した。

 実施例5の抵抗変化型素子が低抵抗状態にあ るときに短パルスを印加しても、抵抗値は実 質的に変化せず、低抵抗状態のままであった 。一方、該抵抗変化型素子が高抵抗状態にあ るときに長パルスを印加しても、抵抗値は実 質的に変化せず、高抵抗状態のままであった 。以上の結果から、実施例5の抵抗変化型素� �は上書き可能であることが分かった。

 [実施例6]

 実施例6では、パラメータが違うことと、フ ォーミングを行ったこととを除けば、実施例 1とほぼ同様の方法で抵抗変化型素子が形成� �れ、書き込みおよび読み出しが行われた。

 なお、実施例6では抵抗変化層を構成する(Zn _x Fe _1-x )Fe ₂ O ₄ のXの値が1.0となるように、ZnFe ₂ O ₄ のターゲットのみを用いたスパッタリングに より電極が形成された。Xの値は、RBS(ラザフ� ��ードバックスキャッタリング)法および蛍光 X線分析法の2つを組み合わせて検証された。� ��証の結果、Xの値は1.0であった。

 本実施例の抵抗変化型素子は、電源を切っ� ��も抵抗値が変化しない不揮発性を有するこ� ��が確認された。

 実施例5で得られた抵抗変化型素子では、フ ォーミング(+7V、100nsの電圧印加)を行うこと� �、抵抗変化型素子としての特性を示すよう� �なった。

 図12は、実施例6の抵抗変化型素子に対して� ��圧パルスを印加したときの抵抗値変化を示� ��図である。図に示すように、フォーミング� ��、1回目のパルス印加(短パルスの印加)によ� ��、高抵抗状態(約6500ω)から低抵抗状態(約20ω )へと変化した。2回目のパルス印加(長パルス の印加)により、低抵抗状態から高抵抗状態� �と復帰した。その後は、2種類の電圧パルス( 短パルスと長パルス)の印加により、安定し� �低抵抗状態と高抵抗状態の間を周期的に遷� �した。

 実施例6の抵抗変化型素子が低抵抗状態にあ るときに短パルスを印加しても、抵抗値は実 質的に変化せず、低抵抗状態のままであった 。一方、該抵抗変化型素子が高抵抗状態にあ るときに長パルスを印加しても、抵抗値は実 質的に変化せず、高抵抗状態のままであった 。以上の結果から、実施例6の抵抗変化型素� �は上書き可能であることが分かった。

 [比較例1]

 比較例1では、パラメータが違うことを除け ば、実施例1と同様の方法で抵抗変化型素子� �形成され、書き込みおよび読み出しが行わ� �た。

 すなわち、比較例1では抵抗変化層を構成す る(Zn _x Fe _1-x )Fe ₂ O ₄ のXの値が0.60となるように、それぞれのター� ��ットに印加される電圧が調整された。Xの値 は、RBS(ラザフォードバックスキャッタリン� �)法および蛍光X線分析法の2つを組み合わせ� �検証された。検証の結果、Xの値は0.60であっ た。

 図13は、比較例1の抵抗変化型素子に対して� ��圧パルスを印加したときの抵抗値変化を示� ��図である。図に示すように、X=0.60では、一� ��目に電圧パルス(+3V、100ns)を印加すると抵抗 値は下がった。しかし、その後さらに電圧パ ルス(+2V、1ms)を印加しても抵抗値の変化はほ� ��んどなく、メモリ特性を示さなかった。印� ��する電圧パルスの大きさやパルス幅を変え� ��も、抵抗値の変化は見られなかった。

 [考察]

 上記実施例から、(Zn _x Fe _1-x )Fe ₂ O ₄ のXの値が0.65以上、1以下となるように調整さ れた材料により抵抗変化層を製造することで 、低温で製造可能であり、かつユニポーラ駆 動可能な抵抗変化型素子が得られることが分 かった。

 さらに、実施例1ないし実施例3から、(Zn _x Fe _1-x )Fe ₂ O ₄ のXの値が0.65以上、0.85以下となるように調整 された材料により抵抗変化層を製造すること で、フォーミングが不要となることが分かっ た。

 (第2実施形態)

 本実施形態では、第1実施形態で述べた抵抗 変化型素子の応用例として、当該抵抗変化型 素子を組み込んだ抵抗変化型記憶装置100(ク� �スポイント型メモリ装置)の構成および動作� ��説明する。クロスポイント型メモリ装置と� ��、ワード線とビット線との交点(立体交差点 )にアクティブ層を介在させた態様のメモリ� �置である。

 [抵抗変化型記憶装置100の構成] 

 図14は、本発明の第2実施形態の抵抗変化型� ��憶装置の一構成例を示したブロック図であ� ��。 

 抵抗変化型記憶装置100は、メモリアレイ101� ��、アドレスバッファ102と、制御部103(電圧パ ルス印加装置)と、行デコーダ104と、ワード� �ドライバ105(ワード線駆動部)と、列デコーダ 106と、ビット線ドライバ107(ビット線駆動部)� ��を備える。

 メモリアレイ101は、図14に示すように、半� �体基板の上に第1方向に延びるように互いに� ��行に形成された複数のワード線W1、W2、W3、� ��(第1の配線)と、これらの複数のワード線W1� �W2、W3、…の上方にその半導体基板の主面に� ��行な面内において第2方向に延びるように互 いに平行に、しかも複数のワード線W1、W2、W3 、…に立体交差するように形成された複数の ビット線B1、B2、B3、…(第2の配線)とを備えて いる。

 また、これらの複数のワード線W1、W2、W3、� ��と複数のビット線B1、B2、B3、…との立体交� ��点に対応してマトリクス状に設けられた複� ��のメモリセルMC11、MC12、MC13、MC21、MC22、MC23� ��MC31、MC32、MC33、…(以下、「メモリセルMC11� �MC12、…」と表す)が設けられている。個々の メモリセルMCは、直列につながった抵抗変化� ��素子6と整流素子7(例えば、ダイオード)とを 備えており、抵抗変化型素子6はビット線B1、 B2、B3、…に、整流素子7はワード線W1、W2、W3� ��…に、接続されている。抵抗変化型素子6の 各々は本発明の抵抗変化型素子であって、例 えば第1実施形態の抵抗変化型素子10を用いる ことができる。

 アドレスバッファ102は、外部回路(不図示)� �らアドレス信号ADDRESSを受け取り、このアド� ��ス信号ADDRESSに基づいて行アドレス信号ROWを 行デコーダ104に出力するとともに、列アドレ ス信号COLUMNを列デコーダ106に出力する。アド レス信号ADDRESSは、メモリセルMC11、MC12、…の うちの選択されるメモリセルのアドレスを示 す信号である。行アドレス信号ROWは、アドレ ス信号ADDRESSに示されたアドレスのうちの行� �アドレスを示す信号であり、列アドレス信� �COLUMNは、アドレス信号ADDRESSに示されたアド� ��スのうちの列のアドレスを示す信号である� ��

 制御部103は、外部回路から受け取ったモー� ��選択信号MODEに応じて、書き込みモード(Din� �値によって、低抵抗状態への書き込みモー� �または高抵抗状態への書き込みモードが択� �的に選択される)または読み出しモードのう� ��のいずれか1つのモードを選択する。

 制御部103は、書き込みモードでは、外部回� ��から受け取った入力データDinに応じて、低� ��抗状態への書き込み電圧パルスまたは高抵� ��状態への書き込み電圧パルスをワード線ド� ��イバ105に出力する。

 制御部103は、読み出しモードでは、読み出� ��(再生)電圧印加をワード線ドライバ105に出� �する。制御部103は、読み出しモードでは、� �に、ワード線ドライバ105から出力される信� �I _READ を受け取り、この信号I _READ に応じたビット値を示す出力データDoutを外� �回路へ出力する。なお、この信号I _READ は、読み出しモード時にワード線W1、W2、W3、 …を流れる電流の電流値を示す信号である。

 行デコーダ104は、アドレスバッファ102から� ��力された行アドレス信号ROWを受け取り、こ� ��行アドレス信号ROWに応じて、ワード線W1、W2 、W3、…のうちのいずれか一つを選択する。

 ワード線ドライバ105は、行デコーダ104の出� ��信号に基づいて行デコーダ104によって選択� ��れたワード線に、制御部103から入力される� ��圧を印加する。

 列デコーダ106は、アドレスバッファ102から� ��アドレス信号COLUMNを受け取り、この列アド� ��ス信号COLUMNに応じて、ビット線B1、B2、B3、� ��のうちいずれか一つを選択する。

 ビット線ドライバ107は、列デコーダ106の出� ��信号に基づいて列デコーダ106によって選択� ��れたビット線を接地状態にする。

 本実施形態では、アドレスバッファ102と、� ��デコーダ104と、ワード線ドライバ105により� ��第1の配線選択装置が構成される。また、ア ドレスバッファ102と、列デコーダ106と、ビッ ト線ドライバ107により、第2の配線選択装置� �構成される。また、アドレスバッファ102と� �行デコーダ104と、ワード線ドライバ105と、� �デコーダ106と、ビット線ドライバ107により� �メモリセル選択装置が構成される。

 [動作]

 次に、本実施形態のクロスポイント型メモ� ��の高抵抗状態への書き込み動作、低抵抗状� ��への書き込み動作および読み出し(再生)動� �の各動作例について図面を参照しつつ、説� �する。なお、ビット線やワード線の選択、� �圧パルスを印加する方法などについては周� �の方法が利用可能であるため、詳細な説明� �省略する。以下、メモリセルMC22に対して書� ��込みおよび読み出しを行う場合を例に説明� ��る。

 [低抵抗状態への書き込み動作]

 メモリセルMC22に「1」を表す1ビットデータ� ��書き込む(記憶する)場合には、ビット線ド� �イバ107によりビット線B2が接地され、ワード 線ドライバ105によりワード線W2が制御部103へ� ��電気的に接続される。そして、制御部103に� ��り、ワード線W2に書き込み用の短パルスが� �加される。短パルスの電圧値は、例えば+3V� �、パルス幅は例えば100nsに設定されている。

 以上のような動作により、メモリセルMC22の 抵抗変化型素子6には短パルスが印加される� �で、メモリセルMC22の抵抗変化型素子6は、「 1」に対応する低抵抗状態になる。

 [高抵抗状態への書き込み動作]

 メモリセルMC22に「0」を表す1ビットデータ� ��書き込む(記憶する)場合には、ビット線ド� �イバ107によりビット線B2が接地され、ワード 線ドライバ105によりワード線W2が制御部103へ� ��電気的に接続される。そして、制御部103に� ��り、ワード線W2に書き込み用の長パルスが� �加される。長パルスの電圧値は、例えば+2V� �、パルス幅は例えば1msに設定されている。

 以上のような動作により、メモリセルMC22の 抵抗変化型素子6には長パルスが印加される� �で、メモリセルMC22の抵抗変化型素子6は、「 0」に対応する高抵抗状態になる。

 [読み出し動作]

 メモリセルMC22に書き込まれているデータを 読み出す場合には、ビット線ドライバ107によ りビット線B2が接地され、ワード線ドライバ1 05によりワード線W2が制御部103へと電気的に� �続される。そして、制御部103により、ワー� �線W2に読出電圧が印加される。読出電圧の電 圧値は、例えば「+0.5V」に設定されている。� ��モリセルMC22に読出電圧が印加されると、メ モリセルMC22の抵抗変化型素子6の抵抗値に応� ��た電流値を有する電流がビット線B2とワー� �線W2との間に流れる。

 制御部103は、ワード線ドライバ105を介して� ��ビット線B2とワード線W2との間を流れる電流 の大きさを検知し、電流と読出電圧とに基づ いてメモリセルMC22の抵抗状態を検出する。

 メモリセルMC22の抵抗変化型素子6の抵抗値� �高抵抗の「Rb」であれば、メモリセルMC22は� �0」の状態と分かる。メモリセルMC22の抵抗変 化型素子6の抵抗値が低抵抗の「Ra」であれば 、抵抗変化型素子6は「1」の状態と分かる。

 以上のような動作により、メモリセルMC22に 書き込まれているデータが読み出される。

 [変形例]

 上述の説明では1層型のクロスポイント型メ モリ装置としたが、メモリアレイを積層して 複層型のクロスポイント型メモリ装置として 構成してもよい。また、抵抗変化型素子6と� �流素子7とは、互いに入れ替わっていてもよ� ��。すなわち、ワード線が抵抗変化型素子6に 、ビット線が整流素子7に、接続されていて� �よい。ビット線あるいはワード線が抵抗変� �型素子の電極を兼ねていてもよい。

 上述の説明では、抵抗変化型素子が上書き� ��能である場合を想定して説明したが、上書� ��すると正常に動作しにくい場合などには、� ��き込み前に抵抗変化型素子の抵抗状態を読� ��出して書き込み用パルスを印加するか否か� ��選択されてもよいし、書き込み前に書き込� ��対象となるそれぞれの抵抗変化型素子の抵� ��状態を初期状態に揃えた上で改めて必要な� ��抗変化型素子に対して書き込みが行われて� ��よい。

 [効果]

 以上に述べた説明より明らかなように、本� ��施形態の抵抗変化型記憶装置100は、低温で� ��造可能であり、かつユニポーラ駆動可能な� ��抗変化型素子をメモリセルに備え、クロス� ��イント型メモリ装置として構成される。よ� ��て、簡易な構成により高集積化と大容量化� ��実現することが可能となる。特に、複層型� ��クロスポイント型メモリ装置として構成し� ��場合には、メモリの大容量化を容易に図る� ��とができる。

 本実施形態の抵抗変化型記憶装置100は、抵� ��変化型素子と直列にダイオードが配設され� ��いるので、書き込みおよび読み出しの過程� ��、隣接する抵抗変化型素子(メモリセル)へ� �漏れ電流やクロストークが発生しない。

 上記説明から、当業者にとっては、本発明� ��多くの改良や他の実施形態が明らかである� ��従って、上記説明は、例示としてのみ解釈� ��れるべきであり、本発明を実行する最良の� ��様を当業者に教示する目的で提供されたも� ��である。本発明の精神を逸脱することなく� ��その構造及び/又は機能の詳細を実質的に変 更できる。